4位乘法器设计

苏州市职业大学实训报告班级：13应用电子3学号：137301328姓名:王锐实训项目： 4位乘法器设计 日期： 【实训目的】（1） 用组合逻辑电路设计4位并行乘法器。（2） 了解并行乘法器的设计原理。（3） 掌握结构化设计方法。【实训原理】4位乘法器有多种实现方案，根据乘法器的运算原理，使部分乘积项对齐相加（通常称并行法）是典型的算法之一。根据算法可用组合电路实验，其特点是设计电路简单直观、电路运算速度快，缺点是使用器件较多。并行乘法电路框图如下：\I1TOC\o"1-5"\h\zIi II_|_|_| ——^1【实训内容】____1 I \（1）用VHDL语言设计4位乘法器。 I \（2） 设计乘法器功能模块及4位加法器功能模块，并解释程序。（3） 采用结构化方法设计该乘法器。（4） 进行软件仿真，并分析仿真结果。（5） 锁定引脚，并下载验证。【实训步骤】首先打开QuartusII软件，进行完文件编辑和工程创建后，进行编程的设计。编程如下：

libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityex2_mux2isport(op1,op2:inresult:outendex2_mux2;architecturecountofstd_logic_vector(3downto0);std_logic_vector(7downto0));componentand4aport(a:inen:inex2mux2isstd_logic_vector(3

std_logic;std_logic_vector(3r:outdownto0);libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityex2_mux2isport(op1,op2:inresult:outendex2_mux2;architecturecountofstd_logic_vector(3downto0);std_logic_vector(7downto0));componentand4aport(a:inen:inex2mux2isstd_logic_vector(3

std_logic;std_logic_vector(3r:outdownto0);downto0));endcomponent;componentls283port(o1,o2:insignalsignalsa:std_logic_vector(3downto0);sb:std_logic_vector(4downto0);sc:std_logic_vector(3downto0);sd:std_logic_vector(4downto0);se:std_logic_vector(3downto0);sf:std_logic_vector(3downto0);sg:std_logic_vector(3downto0);--signaltmpl:std_logic;signalsignalsignalsignalsignalbeginsa:std_logic_vector(3downto0);sb:std_logic_vector(4downto0);sc:std_logic_vector(3downto0);sd:std_logic_vector(4downto0);se:std_logic_vector(3downto0);sf:std_logic_vector(3downto0);sg:std_logic_vector(3downto0);--signaltmpl:std_logic;sg<=('0'&sf(3downto1));--tmpl<=op1(1);portportsg<=('0'&sf(3downto1));--tmpl<=op1(1);portportportportportportportu0:and4aU1:and4aU2:ls283U3:and4aU4:ls283u5:ls283u6:and4amap(a=>op2,en=>op1(3),r=>sa);map(o1=>sb(4downto1),o2=>sa,res=>result(7downto3));map(a=>op2,en=>op1(2),r=>sc);map(o1=>sc,o2=>sd(4downto1),res=>sb);map(o1=>sg,o2=>se,res=>sd);map(a=>op2,en=>op1(0),r=>sf);result(0)<=sf(0);result(1)<=sd(0);result(2)<=sb(0);--result(7downto0)<='00000000'endcount;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityand4aisport(a:INSTD_L0GIC_VECT0R(3DOWNTO0);en:INSTDLOGIC;

r:OUTSTD_L0GIC_VECT0R(3DOWNTO0));endand4a;brchitecturebehaveofand4aisbeginprocess(en,a(3downto0))beginif(en=T)thenr<=a;elser<="0000";endif;endprocess;endbehave;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityls283isport(o1,o2:INSTD_LOGIC_VECTOR(3DOWNTO0);res:OUTSTD_LOGIC_VECTOR(4DOWNTO0));endls283;architecturebehaveofls283isbeginprocess(o1,o2)beginres<=('0'&o1)+('0'&o2);endprocess;endbehave;八个输入仿真激励脉冲波形图如下：3.恤 d.tu 99.0u H恤 10』口耐両而阿而両可耐両阳兀::^(11!!jrf耐両而阿而両可耐両阳兀::^(11!!jrf~..11 J芯片引脚图如下:【实训总结】（1）对芯片的相关引脚进行编辑处理，如下:TopY伽WineBand□如