半导体集成电路第2章

半导体集成电路南京理工大学电光学院第二章寄生效应及集成电路的制造技术集成电路的基本制造技术CMOS工艺与器件结构版图设计规则双极型晶体管工艺与器件结构BiCMOS工艺集成电路的基本制造技术简单地说，集成电路的制造过程可以大致分为沙子原料(石英)、硅锭、晶圆、光刻(平版印刷)、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装上市等诸多步骤，而且每一步里边又包含更多细致的过程。几个关键步骤硅晶圆的制作光刻(lithography)与刻蚀(etching)扩散与离子注入薄膜淀积-氧化测试封装最初：沙子巴西、挪威出产的高纯度石英砂硅的提成及硅锭的制作将石英砂先脱氧，再以化学气相沉积（CVD）法还原，得到高纯度硅。学名电子级硅(EGS)，平均每一百万个硅原子中最多只有一个杂质原子。再用提拉法得到硅锭(Ingot)。也可以在这个过程中根据需要，掺入杂质元素，得到N型或P型硅。制成的硅锭要按电阻率和晶格完整度进行分类，然后将尾部切除，再进行机械修整。在硅锭上需要打磨出一条或多条平边，以指示晶体方向和掺杂类型。磨平后，用化学洗剂去除机械研磨造成的损伤，再进行切割。切割后，再用一系列步骤去除残留的机械损伤，再用化学机械抛光等办法对晶圆进行抛光。光刻与刻蚀：雕塑集成电路的刻刀集成电路如同城市，有复杂规则的内部结构和形状。这些都是通过多次的光刻与刻蚀来完成的。决定集成电路器件的主要因素是表面图形（由光刻掩膜决定）和杂质浓度分布（由掺杂工艺决定）。在进行光刻与刻蚀前，必须在设计时设计好每次光刻的掩膜版(Mask)。如同一幢大楼的每一层的图纸。每个典型的集成电路器件需要经过15-20次光刻光刻工艺的重要性：IC设计流程图，光刻图案用来定义IC中各种不同的区域，如：离子注入区、接触窗、有源区、栅极、压焊点、引线孔等主流微电子制造过程中，光刻是最复杂，昂贵和关键的工艺，占总成本的1/3，一个典型的硅工艺需要15-20块掩膜，光刻工艺决定着整个IC工艺的特征尺寸，代表着工艺技术发展水平。图形加工图形曝光（光刻，Photolithography）图形转移（刻蚀，Etching）具体的说，光刻是在硅片表面匀胶，然后将掩模版上的图形转移到光刻胶上的过程。是将器件或电路结构临时“复制”到硅片上的过程。光刻步骤一、晶圆涂光刻胶：清洗晶圆，在200C温度下烘干1小时。目的是防止水汽引起光刻胶薄膜出现缺陷。待晶圆冷却下来，立即涂光刻胶。

正胶：分辨率高，在超大规模集成电路工艺中，一般只采用正胶

负胶：分辨率差，适于加工线宽≥3m的线条光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下操作。再烘晶圆再烘，将溶剂蒸发掉，准备曝光正性胶与负性胶光刻图形的形成涂光刻胶的方法(见下图)：光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的晶圆以20008000转/分钟的高速旋转，从而使光刻胶均匀地涂在晶圆表面。光刻步骤二、三、四二、曝光:光源可以是可见光,紫外线,X射线和电子束。光量，时间取决于光刻胶的型号，厚度和成像深度。三、显影:晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。显影后，用清洁液喷洗。四、烘干:将显影液和清洁液全部蒸发掉。几种常见的光刻方法接触式光刻：分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。接近式曝光：在硅片和掩膜版之间有一个很小的间隙(10～25m)，可以大大减小掩膜版的损伤，分辨率较低投影式曝光：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式定义：为获得器件的结构必须把光刻胶的图形转移到光刻胶下面的各层材料上面去。目的：刻蚀的主要内容就是把经曝光、显影后光刻胶微图形中下层材料的裸露部分去掉，即在下层材料上重现与光刻胶相同的图形。

刻蚀刻蚀是用物理或者化学的方法有选择的从硅片表面除去不需要的材料的过程

虽然，光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。优点是选择性好、重复性好、生产效率高、设备简单、成本低。缺点是钻蚀严重、对图形的控制性较差。干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。光刻工艺流程涂胶前烘曝光

显影后烘

刻蚀去胶硅片清洗预烘及涂增强剂涂胶前烘掩模版对准曝光曝光后烘培显影后烘及图形检测刻蚀刻蚀完成去胶台湾ASTCirie-200等离子体刻蚀设备硅晶圆的制作光刻(lithography)与刻蚀(etching)扩散与离子注入薄膜淀积-氧化测试封装掺杂掺杂目的、原理和过程掺杂的目的是以形成特定导电能力的材料区域,包括N型或P型半导体层和绝缘层。是制作各种半导体器件和IC的基本工艺。经过掺杂，原材料的部分原子被杂质原子代替,材料的导电类型决定于杂质的种类。掺杂可与外延生长同时进行，也可在其后，例如，双极性硅IC的掺杂过程主要在外延之后，而大多数GaAs及InP器件和IC的掺杂与外延同时进行。热扩散掺杂

热扩散是最早也是最简单的掺杂工艺，主要用于Si工艺。施主杂质用P，As，Sb，受主杂质可用B，Al。要减少少数载流子的寿命，也可掺杂少量的金一般要在很高的温度(950～1280℃)下进行,磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层扩散过程中，温度与时间是两个关键参数。离子注入法离子注入技术是20世纪50年代开始研究，70年代进入工业应用阶段的。随着VLSI超精细加工技术的进展，现已成为各种半导体搀杂和注入隔离的主流技术。离子注入机包含离子源，分离单元，加速器，偏向系统，注入室等。离子注入机图3.8离子注入机工作原理首先把待搀杂物质如B，P，As等离子化，利用质量分离器(MassSeperator)取出需要的杂质离子。分离器中有磁体和屏蔽层。由于质量，电量的不同，不需要的离子会被磁场分离，并且被屏蔽层吸收。通过加速管，离子被加速到一个特定的能级，如10500keＶ。通过四重透镜，聚成离子束，在扫描系统的控制下，离子束轰击在注入室中的晶圆上。在晶圆上没有被遮盖的区域里，离子直接射入衬底材料的晶体中，注入的深度取决于离子的能量。最后一次偏转(deflect)的作用是把中性分离出去faradaycup的作用是用来吸收杂散的电子和离子．注入法的优缺点优点：掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。可进行小剂量的掺杂。可进行极小深度的掺杂。较低的工艺温度，故光刻胶可用作掩膜。可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。在这种工艺中，器件表面的导电层被注入的离子（如Ｏ+）破坏，形成了绝缘区。缺点：费用高昂在大剂量注入时半导体晶格会被严重破坏并很难恢复退火退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火作用：激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用消除注入引起的损伤退火方式：炉退火快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等)硅晶圆的制作光刻(lithography)与刻蚀(etching)扩散与离子注入薄膜淀积-氧化测试封装薄膜淀积在集成电路里可以采用多种不同的薄膜。这些薄膜分为五大类：热氧化膜、电介质层，外延层，多晶硅，以及金属薄膜。分为化学气相淀积(CVD)和分子束外延(MBE)等。多晶硅淀积。用多晶硅作为MOS器件的栅极是一个重大发展，主要原因是多晶硅在电极可靠性性能方面优于铝。SiH4=Si+2H2薄膜积淀-绝缘层形成在整个电子工程中，导体与绝缘体是互补而又相对的。在器件与IC工艺里也如此。在制作器件时，必须同时制作器件之间，工作层及导线层之间的绝缘层。在MOS器件里，栅极与沟道之间的绝缘更是必不可少的。

氧化硅层的主要作用在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层作为集成电路的隔离介质材料作为电容器的绝缘介质材料作为多层金属互连层之间的介质材料作为对器件和电路进行钝化的钝化层材料氧化硅的形成方法平面上的绝缘层可通过腐蚀和/或离子注入法制成。垂直方向上的不同层之间的绝缘可以使用绝缘层。绝缘层可用氧化及淀积法制成。在所有的Si工艺中，Si02被广泛用于制作绝缘层，其原因在于Si02层可直接在Si表面用干法或湿法氧化制成湿氧化：Si+2H2O=SiO2+2H2，这个方法比较快速。干氧化：Si+O2=SiO2。这个方法比较慢。氧化的过程会消耗硅晶圆，体积增长约一倍。Si02层可用作阻止离子注入及热扩散的掩模。SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应。切割、测试、封装集成电路的基本制造技术CMOS工艺与器件结构版图设计规则双极型晶体管工艺与器件结构BiCMOS工艺1/31/2023MOS晶体管的动作

MOS晶体管实质上是一种使电流时而流过，时而切断的开关n+n+P型硅基板栅极（金属）绝缘层（SiO2）半导体基板漏极源极N沟MOS晶体管的基本结构源极(S)漏极(D)栅极(G)1/31/2023siliconsubstratesourcedraingateoxideoxidetopnitride氮化物metalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongate多晶硅栅dopedsilicon掺杂硅fieldoxidegateoxideMOS晶体管的立体结构1/31/2023siliconsubstrate在硅衬底上制作MOS晶体管1/31/2023siliconsubstrateoxidefieldoxide1/31/2023siliconsubstrateoxidePhotoresist光刻胶1/31/2023ShadowonphotoresistphotoresistExposedareaofphotoresistChromeplatedglassmask铬镀金的玻璃屏UltravioletLight紫外线siliconsubstrateoxide1/31/2023非感光区域siliconsubstrate感光区域oxidephotoresist1/31/2023siliconsubstrateoxidephotoresistphotoresist显影1/31/2023siliconsubstrateoxideoxidesiliconsubstratephotoresist腐蚀1/31/2023siliconsubstrateoxideoxidesiliconsubstratefieldoxide去胶1/31/2023siliconsubstrateoxideoxidegateoxidethinoxidelayer1/31/2023siliconsubstrateoxideoxidePolysilicon多晶硅gateoxide1/31/2023siliconsubstrateoxideoxidegategateultra-thin超薄

gateoxidepolysilicongate1/31/2023siliconsubstrateoxideoxidegategatephotoresistScanningdirectionofionbeam离子束扫描方向implantedionsinactiveregionoftransistorsImplantedionsinphotoresisttoberemovedduringresiststrip.sourcedrainionbeam1/31/2023siliconsubstrateoxideoxidegategatesourcedraindopedsilicon掺杂硅1/31/2023自对准工艺在有源区上覆盖一层薄氧化层淀积多晶硅，用多晶硅栅极版图刻蚀多晶硅以多晶硅栅极图形为掩膜板，刻蚀氧化膜离子注入1/31/2023siliconsubstratesourcedraingate1/31/2023siliconsubstrategatecontactholes接触孔drainsource1/31/2023siliconsubstrategatecontactholesdrainsource1/31/2023完整的简单MOS晶体管结构siliconsubstratesourcedraingateoxideoxidetopnitride氮化物metalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongate多晶硅栅dopedsiliconfieldoxidegateoxide1/31/2023CMOSP型sisubn+gateoxiden+gateoxideoxidep+p+反相器1/31/2023VDDP阱工艺N阱工艺双阱工艺P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si基本的CMOS晶体管工艺CMOS反相器版图CMOS工艺——光刻1CMOS工艺——光刻1掩膜板1——N阱扩散掩膜板2——定义有源区掩膜板3——多晶硅栅掩膜板4——n+扩散掩膜板4——p+扩散掩膜板6——金属接触孔掩膜板7——产生金属连线CMOS反相器切面CMOS反相器物理版图集成电路的基本制造技术CMOS工艺与器件结构版图设计规则双极型晶体管工艺与器件结构BiCMOS工艺版图设计规则Mirco规则：直接规定实际尺寸λ规则：以单一参数λ来线性地表示尺寸和β规则：分别定义最小的网格线大小与基本形状大小。又称布局规则，用于规范晶体管沟道、接触孔、通孔、有源区、金属连线、多晶硅等层次的最小尺寸及间距参数，一保证集成电路功能正确性和成品率。集成电路的基本制造技术CMOS工艺与器件结构版图设计规则双极型晶体管工艺与器件结构BiCMOS工艺隔离与隐埋双极型集成电路的制造工艺与分立管的主要区别在于“隔离”和“埋层”。隔离的方法有多种：介质、PN结、混合隔离等。目前最主要的技术为PN结隔离。为了降低集成电路晶体管集电极的串联电阻，增加一道隐埋工艺，以提供集电极电流的低阻通路。CBENPNBEC?BECnpN+BEC§3.3双极集成电路中元件的隔离BECnpnBECnpnCBECBEEBEBCBECpnBECpnnn双极集成电路中元件的隔离介质隔离PN隔离BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S§1.1.2双极集成电路元件的形成过程、结构和寄生效应BECpn+n-epin+P-SiP+P+S四层三结结构的双极晶体管发射区(N+型)基区(P型)集电区(N型外延层)衬底(P型)双极集成电路元件断面图n+-BL双极集成电路等效电路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效电路隐埋层作用：1.减小寄生pnp管的影响

2.减小集电极串联电阻衬底接最低电位典型PN结隔离双极集成电路中元件的形成过程1:衬底选择确定衬底材料类型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)确定衬底材料电阻率ρ≈10Ω.cm确定衬底材料晶向（111）偏离2~50典型PN结隔离双极集成电路中元件的形成过程2:第一次光刻----N+隐埋层扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL

P-Si衬底N+隐埋层具体步骤如下：1．生长二氧化硅（湿法氧化）：Si(固体)+2H2OSiO2（固体）+2H2

Si-衬底

SiO22．隐埋层光刻：涂胶腌膜对准曝光光源显影As掺杂（离子注入）刻蚀（等离子体刻蚀）去胶N+去除氧化膜3．N+掺杂：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiP-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程3:外延层主要设计参数外延层的电阻率ρ;外延层的厚度Tepi;AA’Tepi>xjc+xmc+TBL-up+tepi-ox后道工序生成氧化层消耗的外延厚度基区扩散结深TBL-uptepi-oxxmcxjc集电结耗尽区宽度隐埋层上推距离TTL电路：3～7μm模拟电路：7～17μm典型PN结隔离双极集成电路中元件的形成过程4:第二次光刻----P隔离扩散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程5:第三次光刻----P型基区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程6:第四次光刻----N+发射区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程7:第五次光刻----引线孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程8:铝淀积典型PN结隔离双极集成电路中元件的形成过程9:第六次光刻----反刻铝双极集成电路元件断面图BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层BECpn+n-epin+P+P+SP-Sin+-BL为了减小集电极串联电阻,饱和压降小，电阻率应取小.为了减小结电容,击穿电压高，外延层下推小,电阻率应取大;折中TTL电路：0.2Ω.cm模拟电路：0.5～5Ω.cm双极型晶体管的版图设计规则都采用微米（Micro）规则。BiCMOS

工艺BJT特点： 速度高，驱动能力强，低噪声； 但功耗大，集成度低。CMOS特点：低功耗，集成度高，抗干扰能力强；但速度低，驱动能力差。BiCMOS工艺技术将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。

几种IC工艺速度功耗区位图TTLBiCMOS工艺分类BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。2.5.1以P阱CMOS工艺为基础的BiCMOS工艺以P阱CMOS工艺为基础是指在标准的CMOS工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。下图为通过标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图。标准P阱CMOS工艺结构特点由于NPN晶体管的基区在P阱中，