verilog实验四 乘法器

实验四乘法器閒、实验任务利用移位相加的原理设计并实现一个4位的移位相加乘法器二、实验器材1、 SOPC实验箱2、 计算机（装有QuartusII7.0软件）三、 实验预习1、 预习乘法器的原理与结构。2、 书写预习报告，必须有完整的VH叽设计程序及实验步骤。四、 实验原理目前常用的硬件乘法器主要有移位相加乘法器和加法器树乘法器。下面以移位相加乘法器的设计为例介绍它的原理。首先，考虑下面两个4位操作数的乘法，同我们在小学所学的竖式乘法形式相同。每行称为一个部分结果。由操作数通过一位一位相乘得到。例如:操作数a的每一行乘上b,得到的部分结果为a3b0,a2b0,alb0,a0b0,如图所示。a3a2alaOxb3b2bl bOa3b0a2bOalbOaObOa3bla2blalblaObla3b2a2b2alb2a0b2a3b3a2b3alb3a0b3Y7 Y6Y5Y4Y3Y2Y1 Y0其乘积按“手工计算”的方法给出是：Y=AxB=Y$=oak2kB从中可以看出只要*不等于0,输入B就随着k的位置连续地变化，然后累加B2J如果卅等于0,相应的转换相加就可以忽略了。移位相加乘法器就是按照这种方法，根据乘数的每一位是否为1进行计算，如果为1,就将被乘数移位相加。这种乘法器所用的硬件资源较少，但每个时钟周期内只能完成4位乘1位的运算，因此要完成4位乘4位的运算至少需要4个时钟周期.五、实验内容1、启动Quartusll建立一个空白工程。lartusU[mult4b.v：ileEditViewProjectAssignee门站匕rovessingToois迟gdg出H^PtNavigatccizLCcmpilationHierarchyliararuhyjll)Files?押DesignUnikJ|Fro<・..％|Tine©|Proceeding)\ExtraInfoI:ssao5：2、新建verilog源程序文件mult4.v,输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。EditViewProjectMsignmentsProcessingTookWine，」、、-elp 卜iu：＜3竇#@爭@丨A疗检比Gl辱I'rejectNdMQOtorEntityLocicC«12s▲XLC矗StratiK:AJTOL・・・p3ruLtlb34GO0■rCa迟rnut4bv|3Carpi恥riReport•FlowSurnrn<rj>金Hierarchy]0Rm]bD"jjnU碱]StatushodulePullCcnpal^ti^nAnalysis&Syntk<-si3i-Fitter|ProgremZI】oj久103x103X•闫mpilatLegalFlowfFl如FlowEFlowIAnalyFlowSummeryPLovSialsQnArtusIIVersion且ev:sion.N^nc1&p-level£nt:tyNscfondlySuccessful-SgDecIS13：17：222013S.OBuild148M/2$/2026£JTullVersionn-alUbn-alUbStrati*Late:Late:IxiEc:血&InfoIxiEC:Ix.t«Info0[Ma汨彩0&127Ccnnxnj：quinrtus_*5in―lessoff—vrj tin^i_Eilws=offnultdb-cnultdbQu&rlusIIAsssiblery«ssuccessful.0errors.0Yarmn<s4X4XMX^XMX*XMX«XMX«XMy»XMy»XMy»XX4y»XX4X»XX4X»XX4XMX4XMX4XBxuLXiingQaatuuTTrinin^XrnulyzwrConnas.8：quari«J3_tan—read_5e<tin<：3_file5=oEf—vrile_3eHinc^_£iles=o£fnult^-cnult^'b―litGnjaiJEs.onlyLoo.cezttpdfron=ohccpinxa[4Ktode次inEonp:n[7]vss11.729nzQtktW::IITiningAn^Lyz^r“yzucc^ssf'al0errors^0QuartusIIJulLCcnpilstionvassuccessful0atrors.2v«trningsw I\S/2i€fft人PecestinyAEMfIMq人Irfo入Whining人GIQNW曰rirg入Enoi/代码:modulemuIt4b(r,a,b);parameters=4;output[2*s:1]r;input[s:1]a,b;reg[2*s:1]r;integeri;always0(aorb)beginr=0;for(i=l;i<=s;i=i+l)if(b[i])r=r+(a<<(i-1));endendmodule3、进行波形仿真。门Cw|nMjlt4t> 创► ►A►I令Cc<npjabyjReport•FIs,5umm呵 色WavelOiml.vM邑rwj>4bv-dxl——IBA•roject^^tocEntityILoaCMll£命su-utixAinoNodeFinderNanwd.|x 创Fil«:|Rn^alLo*n|KUU2I门Cw|nMjlt4t> 创► ►A►I令Cc<npjabyjReport•FIs,5umm呵 色WavelOiml.vM邑rwj>4bv-dxl——IBA•roject^^tocEntityILoaCMll£命su-utixAinoNodeFinderNanwd.|x 创Fil«:|Rn^alLo*n|KUU2INod轻Fc«zdPIncbdewberlilnysSeatedHoeferCustorrire.LiH|s:C<rKelN<(ne.taUi>:Podul*ProicraFullCotpiL^tiariAjiody^isf>.Synth<?5is皿•JjIufo迟Iafo'£IafoE:J>Iafo®Iafo£®IdEo.S3Ia£».VIato.UnngtixJUr»3^croJUtw^cn另UnsgwlUnns^nsdUr»3^croJUtw^cn另UnsgwlUnns^nsdU畑必glUtw^cn另UaMgwlUnns^nsdCcrcwi：qu»rtiQufcriunIZAikfl“样屮W.2BanrwncOn^rWC<rr»4nd：勿宓匕丫DwjcesttpdfrQuortusHIiriQu&rtu^IIfullCo■讥HHoniyzuccxMul.0arr&rs.2•心门皿:;UnaswflrwJIUr环QnedIUrejaflrcdI-Atze让Cell?|IXmH%Airru・7AQb34:小0咖3血 JU2CJ4\5ystem入PiocessifKj卜、、E內cInlo入Inlo人Wang入CnlUWeniiB入Eg/邑muUb.y |◎Cc<nridionRevertFlow|0muUb.wl |电SirdalbnReK(t•SwUik..SimulationWaveformsV»K<»rT>••Bar:|19.12Sn*Poiniar；|29.3nsIat«r<ral!|10.19n*Star<：| En4'丨3pqIt3913sP*10.Qt»x 刘.0nx19125m<00nwSO0a.1011的OXX劣chpJlSFimlcfDMcnUr讹]«|x|4nr]4nr]•/Info*»x<4・>x<I^x<41>x<・^>X41>x<I»X4■»c<t^>X41>x<4»x<•>x<4»>x<■>x<4»>x<詁IafoRrmr.incO^wtusIIS5eulo,of”InfoComiiid. 二in—ra4i_：4tt:nff5_fdlaz=«xi.—/rit«_zcttir*ff5_fil4：=offrultU-cnultlbIafoSiftulfctionccvom^i)s?7.03XJXa£o*t4wb“oftrankitionxinxiviuImIionik20311X10=110 3X4=125X5=2511X10=110 3X4=125X5=25drtV«ewprojectAlignment,Proce^^ogTochWindo*vHelp&&氐fl◊k?[mdUb 3Ia#纟密G•y检匕®®yy I1 4r^l、r■lx)ItrA邑nSUbv|0ConplMoriRopai-FtonSurmap|QnXlbwx|0弘<Alk：妙TO英QSimula:^Wavefoiw?ultit3<冈0口■g・rTia*Ku*1QI2St.« ”：y?&3“latATVAl：1 1853DK Sturt："£WXVQu*讥1013r.t1pt 100a« 200nx 30.0ml <00a« 500o»60.0nk dNsq19.12505?起»z3Q0U5* XZX X~0~&田bU5( 3 X SX-2SrU912・:畑.氏咖12L>3呵<*J・5>5〉@rm▲1运算均结果正确。4、元器件仿真。tx»£o'&ura»injrQawtu*tx»£o'&ura»injrQawtu*IIETL>'twz«rQTvchnola^yHupViPr«proceuxortx»£o'Cavr^wnd*<^u*rtx»x_