第四章 MOS逻辑集成电路-4

本章主题MOSFET结构及工作原理（补充）CMOS基本逻辑单元静态逻辑和动态CMOS电路BiCMOS逻辑集成电路MOS存储器2/2/2023CMOS静态逻辑电路静态逻辑门的特点（互补类型）与非门特性组合逻辑电路的设计类NMOS电路2/2/2023静态逻辑门的特点一定实现带“非”的功能Y=F(x1,x2,…,xn)规律NMOS：串与并或-下拉网络PMOS：串或并与-上拉网络每个输入同时接一个NMOS和PMOS， N输入逻辑门需要2N个管子保持了无比电路的优点噪声容限比反相器小PullupnetPulldownnet2/2/2023ABA+BABA•BNMOS串与并或2/2/2023ABABABA＋BPMOS串或并与2/2/2023ABA•BABABF001011101110AB例：CMOS与非门A•B=A+B[!(A•B)=!A+!Bor!(A&B)=!A|!B]2/2/2023A+B=A•B[!(A+B)=!A•!Bor!(A|B)=!A&!B]例：CMOS或非门A+BABABF001010100110ABAB2/2/2023Example:Y=A(B+C)+D2/2/2023课堂练习F=not（AB+C（D+E））2/2/2023静态逻辑门电路串联方式工作，相当于沟道长度增加并联方式工作，相当于沟道宽度增加存在衬底偏置效应2/2/2023回顾模型2估算中结论上升时间下降时间以等效反相器的方法来分析电路下面以与非门为例2/2/2023与非门特性电路和版图（82页图4-20、138页图5-40）电压传输特性等效于反相器的分析假设NMOS管参数相同；PMOS管参数相同由于nMOS管串联，所以Ineff=IDn1=IDn2=>kneff=kn/2=>kn/N由于pMOS管并联，所以Ipeff=IDp1+IDp2=>kpeff=2kp=>Nkpβoeff=N2βo噪声容限（图4-21b）低电平噪声容限：仅有一端输入，其余接高电平（最坏情况）高电平噪声容限：作为输入端（同步变化）例题：若有一CMOS与非门有n个输入端，αn=αp=0.2，βo=1分别求n=4或n=9时的中值电压VT？当n个输入端中n-1个固定在高电平时分别求n=4或n=9时的中值电压VT？若要求此与非门有对称的噪声容限，求βo？转换电平向VDD移动2/2/2023n输入与非门的直流电压传输特性K导电因子oCMOS比例因子归一电平噪声容限小于VDD/2噪声容限小于VDD/22/2/2023四输入与非门的设计工作电压5V，VTN=-VTP=1V，采用特征尺寸为0.6微米的工艺。求设计中PMOS、NMOS的沟道宽度？2/2/2023MOS管在线性区域的电阻值很小，而在饱和时的电阻值很大2/2/2023与非门的开关特性采用等效反相器分析电路将（4-19、20）式中的k因子用有效k因子代替讨论在输入端增加时，pMOS有效增益因子会大于nMOS有效增益因子欲使上升时间和下降时间相等，在假设电子迁移率为空穴迁移率的两倍时，必须增大MOS管的宽长。例题：设计一个二输入CMOS与非门，要求在驱动1PF外部负载电容情况下，工作频率不大于1000MHZ，采用0.6微米CMOS工艺。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。（1）假设上升沿时间=下降沿时间，由它们与最大工作频率的关系式得到此时间值（2）考虑最坏情况下只有一个PMOS管充电，忽略寄生电容。（3）采用（4-19、20）计算上升、下降时间常数，由此时间常数的计算公式代入合适的有效迁移率的值得到PMOS的宽：14.28微米；而NMOS的宽：13.8微米总结：在要求全对称噪声容限和要求上升沿、下降沿时间相等的对称性，得到的设计结果不同。可根据电路的要求来选择设计的途径2/2/2023或非门（NOR）分析有效k因子最坏情况分析设计一个二输入CMOS或非门，要求在驱动1PF外部负载电容情况下，工作频率不大于1000MHZ，采用0.6微米CMOS工艺。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。（1）假设上升沿时间=下降沿时间，由它们与最大工作频率的关系式得到此时间值（2）考虑最坏情况下只有一个NMOS管放电，忽略寄生电容。（3）采用（4-19、20）计算上升、下降时间常数，由此时间常数的计算公式代入合适的有效迁移率的值得到PMOS的宽：28.56微米；而NMOS的宽：6.9微米2/2/2023组合逻辑电路的设计“与或非”门设计F=A(B+C)+D逻辑电路，要求驱动1PF电容，上升、下降沿时间为10ns，工作电压：5伏，采用1.5微米工艺，氧化层厚度：30纳米，VTn=0.8伏、VTp=-0.9伏，电子迁移率为400cm2/VS、空穴迁移率为180cm2/VS。设计题，如何完成逻辑电路的版图采用等效反相器分析电路由（4-19、20）求出上升、下降时间常数分析最坏情况、注意对称性，得到每个管子的k因子要求面积最小，所以管子的长就是工艺的特征尺寸求得每个管子的宽度2/2/2023复杂数字电路设计实例课堂讨论：Y=not（A（B+C）+DE）2/2/2023实现不带“非”的功能考虑加一级非门，至少用两级门Y=ABC=ABC=A+B+C加在输入级：将外界输入信号转为合适的CMOS电平，起缓冲作用加在输出级：有利于提高驱动性设计一电路Y=ABCDEFGH方案一：Y=ABCDEFGH；缺点：扇入太大方案二：Y=ABCD+EFGH方案三：Y=AB+CD·EF+GH总结：在逻辑设计中并不是逻辑门数越少，性能越好，要考虑个逻辑门的性能。扇入太大，性能不好。2/2/2023带缓冲级的CMOS门电路在输出端或者输入端附加倒相器作为缓冲器在输出端和输入端同时都加倒相器作为缓冲器2/2/2023镜像电路基于串-并联逻辑门速度快具有较为一致的版图例如XOR异或门电路设计XNOR异或非门电路设计由真值表出发输出为零意味着一个NMOS链导通接地；输出为1意味着一组PMOS从电源得到电流逻辑电路2/2/2023类NMOS电路（88页）类NMOS电路结构NMOS逻辑块+一个PMOS负载管类PMOS电路结构PMOS逻辑块+一个NMOS负载管类NMOS电路性能直流特性PMOS：当Vout＞-VTp，工作在线性区 当Vout≤-VTp，工作在饱和区NMOS：当Vin≤VTn，工作在截止区 当0＜Vin-VTn≤Vout，工作在饱和区当Vout＜Vin-VTn≤VDD，工作在线性区类NMOS电路特点优点：节省面积、提高集成度、提高散入系数缺点：静态功耗增大、电性能变差2/2/2023类NMOS电路（有比电路）有比电路的种类目的：降低互补CMOS中晶体管逻辑的晶体管的数目输出电压为PDN和负载的分压比，有比需要设计合适的电阻（MOSFET尺寸）比2/2/2023类NMOS电路单个负载管代替了PUN网络，在大扇入负载门电路中有吸引力一个有N个输入的门只需N＋1个晶体管，可使面积减小，寄生电容减少。由于每个输入只接一个晶体管，这对前级门来说负载很小。但是代价是静态功耗。类NMOS门在对速度要求高，或大部分输出都为高的电路中很有用。2/2/2023类NMOS电路（伪NMOS电路）和互补CMOS类似减少了晶体管数目，减少了面积和负载，但存在静态功耗！！！输出低电平输出高电平2/2/2023例题考虑一个CMOS工艺，VDD=5V，VTn=0.7V，VTp=-0.8V，k’n=150μA/V2，及k’p=68μA/V2。一个准nMOS反相器的尺寸为NMOS：W/L=4；PMOS：W/L=6NMOS：W/L=8；PMOS：W/L=2分别求出这个反相器的输出电压？VOH=VDD=5VVOL=1.75VVOL=0.24V?2/2/2023自适应负载的类NMOS电路等待时大pMOSM1不通，省功耗工作时大pMOSM1导通，提速度2/2/2023差分CMOS逻辑电路DifferentialCascodeVoltageSwitchLogic(DCVSL)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2PDN1和PDN2是实现互补的逻辑，它们交替工作，实现所需的逻辑功能及其反相值。没有静态直流功耗2/2/2023等效负载电阻上升、下降时间非对称存在静态功耗2/2/2023设计时的注意点：类NMOS电路为了减少静态功耗，流过负载管的电流IL应当低为了得到合理的NML，VOL＝ILRPDN应当低为了减小IL应当高为了减小RPDN应当低驱动管和负载管的比例要求1、2、3有矛盾，即越快的门意味着越大的静态功耗和越小的噪声容限。2/2/2023类NMOS电路设计设计一类NMOS电路，要求其转折电压在工作电压的二分之一处。VDD=5V；VTn=-VTp=1V；2/2/2023三态电路反相的三态电路增加三态器件非反相的三态电路在前者电路的输入端增加一个通常的静态反相器DatafEnDatafEn2/2/2023思考题采用静态逻辑门如何实现异或\同或逻辑？全加器多路复用器multiplexer要求速度高、面积小、扇入系数小组合逻辑电路2/2/2023全加器设计一位加法器电路半加器：全加器：多位加法器曼彻斯特进位链2/2/2023作业有一个用相同NFET的NAND3门，管子的宽长比为4：1。K‘n=120uA/V2，