数字电路设计及FPGA应用2014

数字电路设计及FPGA应用学习的效果学习的效果=学习的意愿度×学习的内容主要内容数值进制概念及使用数字电路中的基本器件和单元逻辑电路和时序电路设计实例Verilog语言基础FPGA概念及应用QuartusII工具的使用数值进制十进制；二进制；十六进制。十进制逢十进一个十百千等对应以10为底加权系数0，1，2，3……如8932，8对应的加权系数为3，9对应的加权系数为2，3对应的加权系数为1，2对应的加权系数为0。8932=8*103+9*102+3*101+2*100二进制逢二进一每位对应以2为底加权系数0，1，2，3……如1101，从左数第一个1对应的加权系数为3，第二个1对应的加权系数为2，第三个0对应的加权系数为1，第四个1对应的加权系数为0。1101=1*23+1*22+0*21+1*20=8+4+0+1

=13d十六进制逢16进一，二进制一种特殊表示方法。对应0、1、……9、A、B、C、D、E、F(十进制0~15)数据位从右到左每位对应以16为底加权系数0，1，2，3……如8Fh，从左数第一个8对应的加权系数为1，第二个F对应的加权系数为0。8Fh=8*161+15(F)*160=128+15

=143dMOS管MOS管和三极管的区别MOS管符号MOS管是电压驱动型；三极管(NPN,PNP)是电流驱动型二者导通都至少需要一个Vt的电压阀值。三极管常用型号8050,8550（长电科技）应用举例。基本单元InverterNandNor比较重要的逻辑单元：Xor异或Xnor同或几种单元电路的电路构成组合逻辑实例---三八译码器38译码器是市面上较常用的一种电路，具体信号为74HC138等。基本电路结构与真值表：常用的基本电路D触发器；加法器；SRAM；ROMD除法器边沿触发器件结构工作原理加法器1加法器是电路较长使用的一种电路，在进行“加减乘除”四则运算中必须用到的一种器件。真值表表达式：S=A@B@CinCout=AB+Cin(A+B)

加法器2所有计算机中的加减乘除四则运算都会用到加法器。加—减法：如A-B=A+(-B)=A+/B+1;乘法：A*B，如A1011，B=0010；除法：减法，加上比较。

SRAM静态随机存储器。它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据的器件；功耗低，但集成度不如DRAM。另一种叫做DRAM（动态随机存储器），集成度高，但需刷新数据。主要用于需要临时存取并能够快速读写数据的地方，如我们常说的内存。SRAM基本结构：ROMMaskOTPE2PROMFlash存储器设计举例MCU设计及应用硬件描述语言两种硬件描述语言：VerilogVHDL两种语言的比较VerilogHDL-较多的第三方工具的支持-语法结构比VHDL简单-学习起来比VHDL容易-仿真工具比较好使-测试激励模块容易编写VHDL-比VerilogHDL早几年成为IEEE标准；-语法/结构比较严格，因而编写出的模块风格比较清晰；-比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。VerilogHDL的应用方面ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构，做高层次的仿真。验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（MacroCell）。行为级和RTL级描述modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;

Regout;always@(sloraorb)if(!sl)out=a;

elseout=b;endmoduleabslout有关VerilogHDL的几个重要基本概念

综合：通过工具把用VerilogHDL描述的模块自动转换为用门级电路网表表示的模块的过程。寄存器传输级VerilogHDL模块：也可称为RTL（Verilog）HDL模块。它是符合特定标准和风格的描述状态转移和变化的VerilogHDL模块。能用综合器把它转换为门级逻辑。VerilogHDL测试模块：用VerilogHDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号。用于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。有关VerilogHDL的几个重要基本概念

4）VerilogHDL顶层（测试）模块：同上。布局布线：把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。VerilogHDL后仿真测试模块：同3）、4），但被测试的模块至少是一个门级描述的或用具体FPGA(ASIC)库器件(带时间延迟信息)描述的结构型VerilogHDL模块VerilogHDL模块的结构Verilog模块的结构由在module和endmodule关键词之间的四个主要部分组成：-端口信息：moduleblock1(a,b,c,d);-输入/输出说明：inputa,b,c;outputd;-内部信号：wirex;-功能定义：assignd=a|x;assignx=(b&~c);endmodule

可编程逻辑器件（FPGA）FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。CPLD与FPGA–CPLD:基于乘积项技术，EEPROM/FLASH工艺–FPGA:基于查找表技术，SRAM工艺注：CPLD和FPGA概念并不特别明确。XILINX把基于乘积项技术，EEPROM/FLASH工艺的都叫CPLD，把基于查找表技术，SRAM工艺都叫FPGA；但AL