计算机组成原理 总线系统课件

计算机组成原理武汉科技大学计算机科学与技术学院第六章总线系统本章内容6.1

总线的概念和结构形态6.2

总线接口6.3

总线的仲裁6.4总线的定时和数据传送模式

6.5

HOST总线和PCI总线6.6

InfiniBand标准6.1

总线的概念和结构形态6.1.1总线的基本概念

(1)内部总线(2)系统总线(3)I/O总线总线(Bus)

：是构成计算机系统的互联机构，是多个系统功能部件之间进行数据传送的公共通路总线的作用：借助总线连接，计算机在各系统功能部件之间实现地址、数据和控制信息的交换，并在争用资源的基础上进行工作单处理器系统的总线分类：目录1.总线的特性物理特性：指总线的物理连接方式功能特性：描述总线中每一根线的功能，如：地址总线(AB)、数据总线(DB)宽度的含义；控制总线(CB)电气特性：定义每一根线上信号的传递方向及有效电平范围；输入(IN)输出(OUT)方向的定义；符合TTL逻辑电平定义时间特性：定义了每根线在什么时间有效，规定了总线上各信号有效的时序关系2.总线的标准化总线标准化的目的：各产商生产的相同功能部件，可相互兼容常用的标准总线：ISA、EISA、VESA、PCIISA(IndustryStandardArchitecture)工业标准结构EISA(ExtendedIndustryStandardArchitecture)VESA(VideoElectronicsStandardAssociation)视频电子标准协会PCI(PeripheralComponentInterconnect)外围部件互连总线带宽：总线本身所能达到的最高传输速率，单位：兆字节每秒(MB/s)。实际带宽会受到总线布线长度、总线驱动器/接收器性能、连接在总线上的模块数等因素的影响【例1】(1)某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是多少?(2)如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多少?[解](1)设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得

Dr=D/T=D×1/T=D×f=4B×33×106/s=132MB/s(2)64位=8B，Dr=D×f=8B×66×106/s=528MB/s

衡量总线性能的重要指标—总线带宽适配器(接口)的概念单机系统的总线结构：

1.单总线结构

2.多总线结构6.1.2总线的连接方式使用单一的系统总线连接CPU、主存和I/O设备1.单总线结构CPU主存设备适配器设备适配器系统总线此时要求连接到总线上的逻辑部件必须高速运行，以便在某些设备需要使用总线时能迅速获得总线控制权；而当不再使用总线时，能迅速放弃总线控制权单总线特点：结构简单，容易扩充若干逻辑部件共用单一的总线，因此，总线为分时工作状态单总线结构的操作——取指令、传送数据、I/O操作、DMA

(1)取指令：当CPU取一条指令时，首先把程序计数器PC中的地址同控制信息一起送至总线上；此时的地址是主存地址，该地址所指定的主存单元的内容一定是一条指令，而且将被传送给CPU

(2)传送数据：取出指令之后，CPU将检查操作码；操作码规定了对数据要执行什么操作，以及数据是流进CPU还是流出CPU

(3)I/O操作：如果该指令地址字段对应的是外围设备地址，则外围设备译码器予以响应，从而在CPU和与该地址相对应的外围设备之间发生数据传送，而数据传送的方向由指令操作码决定

(4)DMA操作：某些外围设备也可以指定地址；如果一个由外围设备指定的地址对应于一个主存单元，则主存予以响应，于是在主存和外设间将进行直接存储器传送(DMA)单总线结构的操作单总线结构2.多总线结构单总线的问题：所有的高速设备和低速设备都挂在同一个总线上，且总线只能分时工作，使信息传送的效率降低多总线：在CPU、主存、I/O之间互联采用多条总线；CPU和Cache之间采用高速的CPU总线，主存连在系统总线上；一些高速I/O连在高速总线上；串行设备连在扩充总线上；CPU总线、系统总线和高速总线通过桥彼此相连；高速总线通过扩充总线接口与扩充总线相连桥：实质上是一种具有缓冲、转换、控制功能的逻辑电路优点：多总线结构体现了高速、中速、低速设备连接到不同的总线上同时工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线CPU和Cache之间采用高速的CPU总线，主存连在系统总线上CPU总线、系统总线和高速总线通过桥彼此相连1.早期总线的内部结构6.1.3总线的内部结构是处理器芯片引脚的延伸，是处理器与I/O设备适配器的通道——数据线、地址线、控制线CPU存储器模块输入设备接口输出设备接口锁存器驱动门不足：①CPU是总线上惟一主控者，后期加了DMAC ②总线结构紧密与CPU相关，通用性较差2.当代流行的总线内部结构CPU-Cache模块存储器模块I/O适配器总线控制器数据传送总线(数据线、地址线、控制线)仲裁总线中断和同步总线公用线标准总线追求的目标：与结构、CPU、技术无关，并满足包括多个CPU在内的主控者环境需求在当代总线结构中，系统中允许有多个处理器模块(CPU和它私有的cache一起作为一个模块)；总线控制器完成几个总线请求者之间的协调与仲裁总线分成四部分：(1)数据传送总线：地址线、数据线、控制线(2)仲裁总线：总线请求线和总线授权线(3)中断和同步总线：中断请求线和中断认可线——处理带优先级的中断操作(4)公用线：时钟信号线、电源线、地线、系统复位线以及加电或断电的时序信号线等1.分层次多总线结构的特点：使速度相近的设备模块使用同一类总线；速度差异较大的设备模块使用不同速度的总线2.pentium计算机主板的总线结构——三层次多总线CPU总线：也称CPU-存储器总线——64位数据线和32位地址线的同步总线总线时钟频率为66.6MHz(或60MHz)主存扩充容量以内存条形式插入主板有关插座来实现CPU总线还接有L2级cache主存控制器和cache控制器芯片管理CPU对主存和cache的存取CPU是该总线的主控者，但必要时可放弃总线控制权从传统的观点看，CPU总线可看成是CPU引脚信号的延伸6.1.4总线结构实例(2)PCI总线：

用于连接高速的I/O设备模块——32(或64位)的同步总线，数据/地址线分时复用；总线时钟频率为33.3MHz，总线带宽是132MB/s；采用集中式仲裁方式；通过“桥”芯片，与CPU总线、ISA总线相接；主板上一般有3个PCI总线扩充槽(3)ISA总线：用于与低速I/O设备连接；支持7个DMA通道和15级可屏蔽硬件中断；ISA总线控制逻辑还通过主板上的片级总线与实时钟/日历、ROM、键盘和鼠标控制器(8042微处理器)等芯片相连接；主板上一般留有3—4个ISA总线扩充槽CPU总线、PCI总线、ISA总线通过两个“桥”芯片连成整体桥芯片的作用——信号速度缓冲、电平转换和控制协议的转换；南桥、北桥pentium个人机的核心逻辑芯片组，简称PCI芯片组——包括主存控制器和cache控制器芯片、北桥芯片和南桥芯片总线结构框图Pentium机的总线结构分为三层：CPU总线、PCI总线和ISA总线

CPUPCIISA北桥南桥6.2.1信息传送方式信息的编码：二进制数信息的表示：常用的两种信息的传输方式：串行传送、并行传送和分时传送系统总线上传送的信息采用并行传送方式1.串行传送特点：传输线：一根； 信息的表示：脉冲

位顺序：先低位、后高位位时间：由同步脉冲来体现对收发器的要求：发送器，有拆卸功能，即并-串转换接收器，有装配功能，即串-并转换主要优点：省线，适合远距离的信息传送用电位的高、低表示用脉冲的有、无表示6.2

总线接口目录2.并行传送特点：每一个数据位用一根传输线，以电位高、低方式传输主要优点：速度快，适合近距离的传输3.分时传送分时传送有两种概念

(1)总线复用方式——某个传输线上既传送地址信息，又传送数据信息。为此必须划分时间片，以便在不同的时间间隔中完成传送地址和传送数据的任务

(2)共享总线的部件分时使用总线1.I/O接口(适配器)：指CPU、主存和外围设备之间通过系统总线进行连接的标准化逻辑部件2.接口的作用：在它动态连接的两个部件间起“转换器”的作用3.接口与CPU和外设的连接：外围设备本身带有自己的设备控制器6.2.2总线接口的基本概念CPU数据线接口设备控制器外围设备地址线控制线I/O接口模块框图数据寄存器状态/控制寄存器I/O地址译码与控制外设接口逻辑外设接口逻辑数据状态控制数据状态控制数据线地址线控制线系统总线接口外部设备接口一个标准接口可能连接一个设备，也可能连接多个设备4.典型接口具备的功能：(1).控制--接口靠指令信息控制外围设备的动作(2).缓冲--接口在外围设备和其他部件之间用作一个缓冲器，以补偿各种设备在速度上的差异(3).状态--接口监视外围设备的工作状态并保存状态信息，供CPU询问外围设备时进行分析之用(4).转换--接口可以完成任何要求的数据转换，如并－串转换或串－并转换(5).整理--接口可以完成一些特别的功能，如在需要时可修改字计数器或当前内存地址寄存器(6).程序中断--每当外围设备向CPU请求某种动作时，接口即发生一个中断请求信号到CPU适配器的两面性——必有的两个接口：

一是和系统总线的接口，CPU和I/O接口模块的数据交换一定是并行方式

二是和外设的接口，适配器和外设的数据交换可能是并行方式，也可能是串行方式——适配器分为串行数据接口和并行数据接口两大类【例2】

利用串行方式传送字符，每秒钟传送的比特(bit)位数常称为波特率。假设数据传送速率是120个字符/秒，每一个字符格式规定包含10个bit(起始位、停止位、8个数据位)，问传送的波特率是多少?每个bit占用的时间是多少?【解】：

波特率为：10位×120/秒=1200波特每个bit占用的时间Td是波特率的倒数：

Td=1/1200=0.833ms6.3

总线的仲裁连接到总线上的功能模块的两种形态：如：CPU模块；存储器模块主方可启动一个总线周期；从方只能响应主方的请求每次总线操作，只能有一个主方；可以有一个或多个从方总线仲裁部件——以某种方式选择一个主设备作为总线的下一次主方仲裁的依据：公平策略——多处理器系统中各CPU模块的请求；优先级策略——

I/O模块请求仲裁的方式：按总线仲裁电路的位置不同分类集中式仲裁、分布式仲裁主动被动目录6.3.1集中式仲裁——中央仲裁器；每个模块有两条线：总线请求信号线BR和总线授权信号线BG单处理器系统总线中，总线仲裁器又称总线控制器，是CPU的一部分1.

链式查询方式实现方法：总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口链式查询的结构及仲裁的过程特点：离中央仲裁器最近的设备具有最高优先级优点:

总线授权线少；容易扩充设备缺点:

对询问链的电路故障很敏感；查询链的优先级固定总线仲裁器设备接口0设备接口1设备接口nBGA地址线D数据线BRBS菊花链查询方式返回2.计数器定时查询方式每个设备接口有一个设备地址判别电路结构及查询过程——BR、BS、设备地址优点：优先级的设置比较灵活——计数可以从“0”开始；也可以从中止点开始；或由程序设定计数初值缺点:

线多，如果有2n个设备，则需n根计数输出线返回总线仲裁器设备接口0设备接口1设备接口nA地址线D数据线BRBS计数器定时查询方式设备地址3.独立请求方式——当代总线标准普遍采用每个共享总线的设备均有一对信号——BRi和BGi结构及仲裁过程优点：响应时间快；对优先次序的控制相当灵活——可调整优先级次序或屏蔽某个设备的请求缺点：线更多返回总线仲裁器设备接口0设备接口1设备接口nA地址线D数据线BR0独立请求方式BG0BR1BG1BRnBGn6.3.2分布式仲裁特点：不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器仲裁原则：以优先级仲裁策略为基础仲裁过程：仲裁总线上保留的是获胜者的仲裁号中央处理器设备接口0设备接口1设备接口N312分布式仲裁示意图仲裁过程要点分析要点：(1)所有参与本次竞争的各主设备将设备竞争号CN取反后打到仲裁总线AB上，以实现“线或”逻辑，AB线低电平时表示至少有一个主设备的CNi为1，AB线高电平时表示所有主设备的CNi为0(2)竞争时CN与AB逐位比较，从最高位(b7)至最低位(b0)以一维菊花链方式进行，只有上一位竞争得胜者Wi+1位为1，当CNi=1，或CNi=0且ABi为高电平时，才使Wi位为1；若Wi=0时，将一直向下传递，使其竞争号后面的低位不能送上AB线(3)竞争不到的设备自动撤除其竞争号。在竞争期间，由于W位输入的作用，各设备在其内部的CN线上保留其竞争号并不破坏AB线上的信息(4)由于参加竞争的各设备速度不一致，这个比较过程反复(自动)进行，才有最后稳定的结果——竞争期的时间要足够，保证最慢的设备也能参与竞争6.4.1总线的定时总线的一次信息传送过程，大致可分为五个阶段：(1)请求总线(2)总线仲裁(3)寻址(目的地址)

(4)信息传送(5)状态返回(或错误报告)定时：事件出现在总线上的时序关系，分为同步和异步1.同步定时——总线中包含时钟信号线，事件出现在总线上的时刻由总线时钟信号确定；总线周期(时钟周期)优点：由于采用了公共时钟，具有较高的传输频率适用场合：总线长度较短、各功能模块存取时间比较接近的情况6.4

总线的定时和数据传送模式目录同步总线操作时序2.异步定时——建立在应答式或互锁机制基础上；不需要统一的共公时钟信号，总线周期的长度可变

优点：总线周期长度可变，允许快速和慢速的功能模块都能连接到同一总线上，但这以增加总线的复杂性和成本为代价【例3】

某CPU采用集中式仲裁方式，使用独立请求与菊花链查询相结合的二维总线控制结构。每一对请求线BRi和授权线BGi组成一对菊花链查询电路。每一根请求线可以被若干个传输速率接近的设备共享。当这些设备要求传送时通过BRi线向仲裁器发出请求，对应的BGi线则串行查询每个设备，从而确定哪个设备享有总线控制权。请分析说明该总线仲裁时序图【解】：从时序图看出，该总线采用异步定时协议某个设备请求使用总线时的判决过程异步总线操作时序当代总线标准支持的四类数据传送模式：读、写操作——读操作、写操作的数据传送方向过程：主方先以一个总线周期发出命令和从方地址，经过一定的延时再开始数据传送总线周期为了提高总线利用率，主方完成寻址总线周期后可让出总线控制权，然后再重新竞争总线，完成数据传送总线周期块传送操作——只需给出块的起始地址，然后对固定块长度的数据连续读出或写入猝发式传送——对于CPU(主方)、存储器(从方)而言的块传送，其块长一般固定为数据线宽度(存储器字长)的4倍6.4.2总线数据传送模式写后读、读修改写操作给出一次地址后，进行先写后读，或进行先读后写操作；前者用于校验目的，后者用于多道程序系统中对共享存储资源的保护和猝发式操作一样，主方掌管总线直到整个操作完成广播、广集操作有的总线允许一个主方对多个从方进行写操作——广播；与广播相反的操作称为广集——将选定的多个从方数据在总线上完成AND或OR操作，用以检测多个中断源时间地址等待数据(a)读操作地址数据(b)写操作地址数据数据数据(c)成块数据传送地址等待数据读数据写(d)读-修改-写地址数据写等待数据读(e)写后读操作6.5

HOST总线和PCI总线6.5.1多总线结构

典型的多总线结构框图——HOST、PCI、LAGACY总线HOST总线(宿主总线，也称CPU总线、系统总线、主存总线)——是“北桥芯片”与CPU之间的信息通路，64位数据线，32位地址线的同步总线PCI总线——与处理器无关的高速外围总线；层间总线；采用同步时序和集中式仲裁，并具有自动配置能力

PCI设备可以是主设备/从设备，或兼而有之；在PCI设备中不存在DMA的概念；系统中允许有多条PCI总线，使用HOST桥与HOST总线相连，或使用PCI/PCI桥与已和HOST总线相连的PCI总线相连LAGACY总线——ISA，EISA，MCA等性能较低的传统总线目录在PCI总线体系结构中有三种桥；桥连接两条总线；又是一个总线转换部件

PCI总线的基本传输机制是猝发式传送——利用桥完成总线间的猝发式传送：延迟写、预读结论：以桥连接实现的PCI总线结构具有很好的扩充性和兼容性，允许多条总线并行工作；与处理器无关，不论HOST总线上是单CPU还是多CPU，也不论CPU是什么型号，只要有相应的HOST桥芯片(组)，就可与PCI总线相连PCI总线体系结构中桥的作用典型多总线结构框图(高档PC机和服务器的主板总线框图)PCI标准2.0版的必备类信号名称及其功能描述可选类信号名称及其功能描述地址与数据分时复用；同步总线，频率33.3MHz；集中式仲裁总线周期类型由C/BE#线上的总线命令给出；总线周期长度由周期类型和FRAME#(帧)、IRDY#(主就绪)、TRDY#(目标就绪)、STOP#(停止)等信号控制一个总线周期由一个地址期和一个或多个数据期组成6.5.2PCI总线信号PCI必备类信号名称及其功能描述

信号名类型信号功能CLKRST＃inin总线时钟线，提供同步时序基准复位信号线，强制所有PCI寄存器，排序器和信号到初始状态AD[31--0]C/BE[3—0]PARt/st/st/s地址和数据复用线总线命令和字节有效复用线地址期载总线命令，数据期指示各字节有效与否奇偶校验线，对AD[31--0]和C/BE[3--0]#实施偶校验FRAME#s/t/s帧信号，当前主方驱动它有效以指示一个总线业务的开始IRDY#s/t/s当前主方就绪信号，数据已在AD线上(W)或已准备好接受数据(R)TRDY#s/t/s目标方就绪信号，已准备好接受数据或数据已在AD线上STOP#s/t/s停止信号，目标方要求主方中止当前总线业务LOCK#s/t/s锁定信号，指示总线业务的不可分割性DEVSEL#s/t/s设备选择信号，也作为输入线表明在总线上某个设备被选中IDSEL#in初始化设备选择，读写配置空间时用作芯片选择信号(无需地址译码)REQ#GNT#t/st/s总线请求信号，潜在主方送往中央仲裁器总线授权信号，中央仲裁器送往主设备作为下一个总线主方PERR#SERR#s/t/so/d奇偶错误报告信号系统错误报告信号，包括地址奇偶错和系统严重错误in表示输入线t/s表示双向三态信号线s/t/s表示一次只能被一个拥有者驱动的双向三态信号线o/d表示开路驱动，允许多个设备以线或方式共享此线PCI可选类信号名称及其功能描述

信号名类型信号功能AD[63－32]C/BE[7—4]REQ64#ACK64#PAR64#t/st/ss/t/ss/t/st/s用于扩充到64位的地址和数据复用线总线命令和高4节节使能复用线用于请求64位传送目标允许64位传送对扩充的AD线和C/BE线提供偶校验SBO#SDONEINTA#INTB#INTC#INTD#in/outin/outo/do/do/do/d指出对修改行的监听命中指出监听结束中断请求信号中断请求信号(仅用于多功能设备)中断请求信号(仅用于多功能设备)中断请求信号(仅用于多功能设备)TCKTDITDOTMSTRST#ininininin测试时钟测试输入测试输出测试模式选择测试复位注：电源和地线未列入表中，2.0版定义了5V和3.3V两种信号环境，更新的版本均使用3.3V工作电压PCI总线周期由当前被授权的主设备发起；PCI支持任何主设备和从设备之间点到点的对等访问，也支持某些主设备的广播读写PCI总线周期类型由主设备在C/BE#[30]线上送出的4位总线命令代码指明；实际给出12种6.5.3

总线周期类型PCI总线命令类型C/BE#命令类型C/BE#

命令类型00000001001000110100010101100111中断确认周期特殊周期I/O读周期I/O写周期保留保留存储器读周期存储器写周期10001001101010111100110111101111保留保留配置读周期配置写周期存储器多重读周期双地址周期存储器读行周期存储器写和使无效周期存储器读/写总线周期以猝发式传送为基本机制，一次猝发式传送总线周期通常由一个地址期和一个或几个数据周期组成如果PCI总线上的存储器控制器支持存储器/cache之间的PCI传输协议，则存储器读/写一般是通过cache来进行；否则，以数据块非缓存方式来传输存储器写和使无效周期与存储器写周期的区别在于，它不仅保证一个完整的cache行被写入，而且在总线上广播“无效”信息，命令其他cache中的同一行地址变为无效读命令类型对于有cache能力的存储器对于无cache能力的存储器存储器读存储器读行存储器多重读猝发式读取cache行的一半或更少猝发长度为0.5－3个cache行猝发长度大于3个cache行猝发式读取1-2个存储字猝发长度为3-12存储字猝发长度大于12个存储字特殊周期用于主设备将其信息(如状态信息)广播到多个目标方；是一个特殊的写操作，不需要目标方以DEVSEL＃信号响应，但各目标方须立即使用此信息，无权中止此写操作过程配置读/写周期是PCI具有自动配置能力的体现；PCI有三个相互独立的物理地址空间，即存储器、I/O、配置空间；所有PCI设备必须提供配置空间，而多功能设备要为每一实现功能提供一个配置空间，CPU通过HOST桥和两个32位寄存器(配置地址、配置数据)来访问PCI设备的配置空间，即HOST桥根据CPU提供给这两个寄存器的值，生成PCI总线的读写周期，完成配置数据的读出或写入操作双地址周期用于主方指示它正在使用64位地址PCI总线周期的操作过程——以数据传送类的总线周期为例

PCI读操作总线周期时序图图中的环形箭头符号表示某信号线由一个设备驱动转换成另一设备驱动的过渡期，避免两个设备同时驱动一条信号线的冲突

PCI总线周期操作过程的特点：

(1)采用同步时序协议：总线上所有事件，即信号电平转换出现在时钟信号的下跳沿时刻，而对信号的采样出现在时钟信号的上跳沿时刻

(2)总线周期由被授权的主方启动，以帧FRAME#信号变为有效来指示一个总线周期的开始

(3)一个总线周期由一个地址期和一个或多个数据期组成，在地址期内除给出目标地址外，还在C/BE#线上给出总线命令以指明总线周期类型6.5.4总线周期操作(4)地址期为一个总线时钟周期，一个数据期在没有等待状态下也是一个时钟周期；一次数据传送是在挂钩信号IRDY#和TRDY#都有效情况下完成，任一信号无效(在时钟上跳沿被对方采样到)，都将加入等待状态(5)总线周期长度由主方确定，在总线周期期间FRAME#持续有效，但在最后一个数据期开始前撤除；由此可见，PCI的数据传送以猝发式传送为基本机制，且PCI具有无限制的猝发能力，猝发长度由主方确定，没有对猝发长度加以固定限制(6)主方启动一个总线周期时要求目标方确认，即在FRAME#变为有效和目标地址送上AD线后，目标方延迟一个时钟周期后必须以DEVSEL#有效予以响应；否则，主设备中止总线周期(7)主方结束一个总线周期时不要求目标方确认，目标方采样到FRAME#信号已变为无效时，即知道下一数据传送是最后一个数据期PCI总线采用集中式仲裁方式，每个PCI主设备都有独立的REQ#(总线请求)和GNT#(总线授权)两条信号线PCI总线支持隐藏式仲裁，即在主设备A正在占用总线期间，中央仲裁器根据指定的算法裁决下一次总线的主方应为主设备B时，它可以使GNT#A无效而使GNT#B有效(交换期)；隐藏式仲裁使裁决过程或在总线空闲期进行或在当前总线周期内进行，提高了总线利用率一个提出申请并被授权的主设备，应在FRAME#、IRDY#线已释放的条件下尽快开始新的总线周期操作，自FRAME#、IRDY#信号变为无效开始起，