基于VHDL的数据采集系统设计(大学生自作PPT)

基于EDA的数据采集系统设计

主讲：

陈秦德

内容摘要1数据采集系统2数据采集系统的设计思路

3数据采集系统各模块设计4实物展示5小结1数据采集系统的功能

8路通道信号输入循环检测报警模式数据处理模式功能一模式一模式二超出预设值报警显示超出规定的通道数未超出预设值控制单元功能二功能三不变缩小1/2放大2倍信号输出2数据采集系统的设计思路

数据采集系统示意图A/D转换D/A转换控制核心显示模拟输入模拟输出2.1数据输入单元

ADC0809介绍ADC0809引脚图CLOCK：时钟信号输入引脚，通常使用500KHz

EOC：转换结束信号，为0代表正在转换，1代表转换结束

D0～D7：数据输出线START：转换启动信号

ALE：地址锁存允许信号ADDA～ADDC：地址线用于选择模拟量输入通道IN0～IN7：8路模拟量输入通道OE：输出允许信号，低电平允许转换结果输出

Vcc：＋5V电压

接线图此电路图主要实现将八路输入模拟信号转换为数字信号，为数据处理及监控模块提供输入信号。2.2数据输出单元此模块设计所使用的芯片是DAC0832，它的接线图如图所示。图中D0～D7为数字量信号输入通道，运放本身主要实现将信号放大2倍的功能。2.3数据处理单元

数据采集系统总体框图

k1=0,

=>循环检测报警模式k1=1,=>数据采集及处理模式fun=00,=>放大2倍，fun=01=>缩小1/2，fun=10或11,=>不处理。k3选择ADC0809的八路中的一路。d[7..0]接ADC0809的数据端，q[7..0]接DAC0832的数据端，sel[2..0]接ADC0809的通道选择，seg[6..0]接数码管CONTROLCH21DISP3.数据采集系统各模块设计

控制模块：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitycontrolisPort(d:instd_logic_vector(7downto0);Clk,k1:instd_logic;Fun:instd_logic_vector(1downto0);Sel:outstd_logic_vector(2downto0);Q:outstd_logic_vector(7downto0);Alm:outstd_logic);Endcontrol;ArchitecturebhvofcontrolisBeginProcess(clk)Variablex:std_logic;Variablecnt:std_logic_vector(2downto0);BeginIfclk’eventandclk=’1’thenIfk1=’0’then--循环检测模式Ifx=’0’thenSel<=cnt;--选择通道Cnt:=cnt+1;x:=’1’;ElseIfd>”10000000”then--常数决定电压超过几伏时报警alm<=’1’;--改变常数可改变设置电压

Elsealm<=’0’;X:=’0’;endif;Endif;Elseiffun=”00”then--直接将数据送出，因为已经实现了增大到2倍，所以得到的电压为2倍Q<=d;elseiffun=”01”--缩小到1/2,通过将七位二进制数右移两位来实现缩小四倍。thenq<=’0’&’0’&d(7downto2);else--对数据不做处理q<=’0’&d(7downto1);Endif;Endif;Endif;Endprocess;Endbhv;控制模块图CONTROL二选一模块：Libraryieee；Useieee.std_logic_1164.all;Entitych21isPort(a,b:instd_logic_vector(2downto0);S:instd_logic;Q:outstd_logic_vector(2downto0));Endch21;Architecturebhvofch21isBeginprocess(s,a,b)Begin二选一模块CHifs=’0’thenq<=a;elseq<=b;endif；Endprocess;Endbhv;CH21显示模块：Libraryieee;Useieee.std_logic_1164.all;EntitydispisPort(d:instd_logic_vector(2downto0);clk:instd_logic;q:outstd_logic_vector(6downto0));enddisp;Architecturebhvofdispisbeginprocess(clk)variablex:std_logic;variabletmp:std_logic_vector(2downto0);variablecnt:integerrange0to3;beginifclk’eventandclk='1'thenifx='0'thentmp:=d;x:='1';elseifcnt<3thencnt:=cnt+1;elsecnt:=0;iftmp=dthen--若有通道超过设置电压，则显示casedis--通道的序号when“000”=>q<=”0111111”;when“001”=>q<=”0000110”;when“010”=>q<=”1011011”;when“011”=>q<=”1001111”;when“100”=>q<=”1100110”;when“101”=>q<=”1101101”;when“110”=>q<=”1111101”;when“111”=>q<=”0100111”;whenothers=>q<=”0000000”;endcase;elseq<=”0000000”;--若没有通道超过设置电压，则不显示endif;x:=’0’;endif;endif;endif;endprocess;endbhv;显示模块DISPDISP使用LED显示器时，要注意区分这两种不同的接法。为了显示数字或字符，必须对数字或字符进行编码。七段数码管加上一个小数点，共计8段。因此为LED显示器提供的编码正好是一个字节。TX实验板用共阴LED显示器，根据电路连接图显示16进制数的编码已列在下表。

共阴数码管码表

0x3f,0x06,0x5b,0x4f,0x66,0x6d,

0 1 2 345

0x7d,0x07,0x7f,0x6f,0x77,0x7c,

6 7 8 9AB

0x39,0x5e,0x79,0x71,0x00

CDEF 无显示仿真结果

fun=00

fun=01fun=11k1=03.4EDA开发流程

--总流程图3.4EDA开发流程

--设计输入原理图VHDL文本编辑缺点优点3.4EDA开发流程

--综合与适配将设计输入文件，依据给定的硬件结构组件和约束条件进行编译（编译过程中首先进行语法检查，例查原理图有无漏连信号线，文本输入文件中关键字有无错误等各种语法错误；然后进行设计规则检验，如检查总的设计有无超过器件资源状况）、优化（使设计方案的运行速度最快，所占用资源最少）、转换和综合（逻辑综合），最终得到最底层的电路网表文件。用综合产生的网表文件对指定的目标器件进行适配（确定优化后的逻辑能否与目标器件适配）、逻辑分割（将设计分割为多个便于适配的逻辑小块，如果整个设计不能装入一片器件时，则分割成多块并装入同一系列的多片器件中）、逻辑布局布线，产生最终的下载文件。综合适配3.4EDA开发流程

--仿真

让计算机根据一定的算法和仿真库对设计进行模拟，以检验设计的正确，并排除错误。功能仿真：直接对设计输入的逻辑功能进行测试，了解原设计是否满足要求。仿真过程不涉及具体器件的硬件特性。时序仿真：在选择了具体器件并完成适配后的时序关系仿真，仿真结果中包含硬件延迟信息。因仿真文件中包含器件的硬件特性，则仿真精度高。仿真1.3EDA开发流程

--编程下载与硬件测试把适配生成的下载或配置文件，通过编程器或编程电缆向目标器件（FPGA或CPLD）下载。通常对CPLD、OTPFPGA和FPGA的专用配置ROM的下载称为编程，对FPGA中的SRAM进行直接下载方式称为配置。对载入了设计的FPGA或CPLD的硬件系统进行测试，验证设计项目在目标器件上的实际工作情况，最终完成设计任务。编