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文档简介

并串/串并转换电路设计一、 实验目的：用verilog语言设计一个8:1的并串转换电路、设计一个1:8的串并转换电路。二、 实验原理：实现8位的并行数据转换为串行的数据：并行转串行，只要把每个输入按从高到低的顺序输出即可。即每个时钟脉冲输出一个数据。实现8位的串行数据转换为并行的数据：8位串行数据转换为并行数据，需要一个模为8的计数器，当计到8个时钟脉冲时，把之前的8个数据全部输出，然后从新接收。三、 实验内容：用verilog实现8位的并行数据转换为串行的数据：modulebingchuan(out,in,rst,clk);outputout;regout;input[7:0]in;inputrst,clk;integeri=0;always@(posedgeclk)beginif(rst)out<=0;elsebeginif(i==8)beginout<=0;endelseout<=in[i];i<=i+1;endendendmodulemoduletextbingchuan;reg[7:0]in;regrst,clk;wireout;bingchuanbc(out,in,rst,clk);initialclk=1;always#5clk=~clk;initialbeginrst=1;#100rst=0;in=8'b11101110;endendmodule仿真后的波形：modulechuanbing(out,in,rst,clk);output[7:0]out;reg[7:0]out;inputin,rst,clk;reg[7:0]temout;reg[2:0]cd;always@(posedgeclk)beginif(rst)cd=3'b111;elsebegintemout[cd]<=in;cd<=cd-1'b1;if(cd==3'b111)beginout<=temout;endelseout<=8'bz;endendendmodulemoduletextchuanbing;regrst,clk,in;wire[7:0]out;chuanbingch(out,in,rst,clk);initialclk=0;always#5clk=~clk;initialbeginrst=1;#10rst=0;in=1;#10in=0;#10in=1;#10in=1;#10in=0;#10in=1;#10in=0;#10in=1

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