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文档简介

特性说明成本优化的架构器件架构为最低的成本而优化，提供多达68,416个逻辑单元(LE)，密度超过第一代CycloneFPGA的3倍。CycloneIIFPGA内部的逻辑资源可以用来实现复杂的应用。嵌入式存储器基于流行的M4K存储器块，提供多达1.1兆比特的嵌入式存储器，可以支持配置为广泛的操作模式，包括RAM、ROM、先入先出（FIFO）缓冲器以及单端口和双端口模式。嵌入式乘法器提供最多150个18x18比特乘法器，是低成本数字信号处理（DSP）应用的理想方案。这些乘法器可用于实现通用DSP功能，如有限冲击响应（FIR）滤波器、快速傅立叶变换、相关器、编/解码器以及数控振荡器（NCO）。外部存储器接口提供高级外部存储器接口支持，允许开发人员集成外部单倍数据速率（SDR）、双倍数据速率（DDR）、DDR2SDRAM器件以及第二代四倍数据速率（QDRII）SRAM器件，数据速率最高可达668Mbps。差分I/O支持提供差分信号支持，包括LVDS、RSDS、mini-LVDS、LVPECL、SSTL和HSTLI/O标准。LVDS标准支持接收端最高805Mbps数据速率，发送端最高622Mbps。单端I/O支持支持各种单端I/O标准，如当前系统中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X标准。接口和协议支持支持串行总线和网络接口（如PCI和PCI-X），快速访问外部存储器件，同时还支持大量通讯协议，包括以太网协议和通用接口。循环冗余码(CRC)具有32比特CRC自动校验功能。内置的CRC校验电路简化了校验流程，只需在QuartusII软件中单击一下即可。这是FPGA中对付单事件干扰（SEU）问题最有效的解决方案。时钟管理电路支持最多达四个可编程锁相环（PLL）和最多16个全局时钟线，提供强大的时钟管理和频率合成能力，使系统性能最大化。这些PLL提供的高级特性包括频率合成、可编带宽、输入时钟扩频、锁定探测以及支持差分输入输出时钟信号。片内匹配支持驱动阻抗匹配和片内串行终端匹配。片内匹配消除了对外部电阻的需求，提高了信号完整性，简化电路板设计。CycloneIIFPGA通过外部电阻还可支持并行匹配和差分匹配。音符名频率（HZ）分频系数计数初值休止符37500002047低音11274773低音21135912低音310111036低音49701077低音59501197低音67571290低音76751372中音16371410中音25871480中音35051542中音44681579中音54251622中音63791668中音73301717高音13191728高音22771770高音32481799高音42331814高音52081839高音61851862高音71651882开始开始按键

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