数字电子技术基础唐竞新时序逻辑电路

第五章时序逻辑电路时序逻辑电路的分析方法常用时序电路（寄存器，计数器，顺序脉冲发生器等）原理及应用时序逻辑电路设计方法5.1概述一、特点、模型及功能描述

•特点：电路输出不仅和输入量有关，还取决于电路的状态量

•模型：

•功能描述：状态转换图、时序图、状态表

二、本章内容同步和异步计数器电路的分析方法常用计数器电路原理和应用同步时序电路的设计三、时序逻辑电路的功能分析1、同步计数器功能分析举例电路由三个下降沿触发的J-KFF组成，分析电路功能，画出完整的状态转换图写出FF的驱动方程，输出方程状态转换表011011010011011001110001100001完整的状态转换图画时序图结论：电路为同步能自启动的六进制计数器2、异步计数器电路功能分析各FF驱动方程

各FF时钟方程列状态转换表010100001100000010101111110010000010画完整的状态转换图结论：电路为异步能自启动的五进制计数器5.2常用时序逻辑电路

－寄存器、计数器、顺序脉冲发生器等

一、寄存器简单数据寄存器、移位寄存器、寄存器阵列、存储器RAM、电荷耦合器件CCD（动态移位寄存器）等。1、典型数据寄存器2、典型移位寄存器单向移动（右移）双向移动功能0001011保持右移左移预置六上升沿DFF八D型锁存器四位双向移位寄存器74LS17474LS37474LS1943、常用IC介绍4、寄存器应用举例8D锁存器74LS374构成双向总线驱动器74LS374×2四位双向移位寄存器74LS194构成八位双向移动寄存器二、计数器分类：按进制数（计数长度）：二进制、十进制、N进制按码制分：8421码，循环码，2421(A),…

按数值增减：加法，减法，可逆按触发同步方式：同步，异步两类

1、二进制计数器（1）异步二进制计数器时序图时序图异步二进制计数器规律：

各FF接成.

时钟方程上升沿触发下降沿触发加法计数减法计数（2）同步二进制计数器

三位二进制加法计数器状态转换表

cp01234567001000100101110111010011用J-KFF实现三位二进制加法电路

同步二进制减法计数器，在cp的作用翻转，应在情况下，cp到达时翻转，则在、均为0情况下，cp到达时翻转，……，有..2、十进制计数器（1）同步十进制计数器

在同步十六进制基础上同步十进制计数器

..0000000110011010

同步十进制加法计数器电路（2）异步十进制计数器

用合成法实现框图

采用二进制计数器的输出信号作为五进制计数器的触发时钟实现十进制计数。

二进制计数器十进制计数器=五进制计数器3移位寄存器型计数器（1）环形结构电路

电路构成：

状态转换图

自启动电路形式状态转换图001100010011101110000111（2）扭环形结构电路电路及状态转换图自启动电路及状态转换图4、循环码计数器

0010110101100001001011110001111001三位循环码计数器电路状态图

三位循环码计数器电路图5、计数器集成电路及应用

（1）IC介绍同步可预置数十进制/十六进制计数器

74LS160/161逻辑符号逻辑符号功能表功能0××××10××111111×清零置数计数保持

功能0×××10010111××预置数加计数减计数保持CMOS同步十六进制加法计数器CC4520

逻辑符号功能表功能1××00×0100清零保持计数计数异步二－五－十进制计数器74LS290

逻辑符号功能表

功能10×01×00预置最大数清零计数异步二-八-十六进制计数器74LS293

逻辑符号功能表

功能11×0××0

清零计数计数

（2）计数器IC应用举例实现计数

多种方法实现同一种计数长度

——用十六进制计数器实现M=12计数电路

用多次置数法用十六进制改为十进制计数多片芯片的级连

级间异步，低位进位信号作为高位触发时钟级间同步：低位进位信号作为高位控制信号三、顺序脉冲发生器等电路顺序脉冲发生器序列脉冲发生器脉冲分配电路1、顺序脉冲发生器（1）原理框图：计数器+译码器（2）几种顺序脉冲发生器电路移位寄存器构成3路顺序脉冲计数器和4线－16线译码器构成16路顺序脉冲触发器组成时序电路和门构成4路顺序脉冲

4位移位寄存器构成4路顺序脉冲2.序列脉冲发生器（1）原理框图计数器＋组合逻辑电路

Y为周期性输出的一串二进制信号。（2）脉冲序列电路1111××××1100011110000111103.脉冲分配电路三相六拍步进电机脉冲分配电路状态图

M=1M=01101010010111101000000101010010001001100110101100001111000011110电路次态卡诺图三相六拍脉冲分配电路图5.3时序逻辑电路设计•同步计数器设计•异步计数器设计方法介绍•有控制变量的计数器设计•同步时序电路设计一、同步计数器设计

1.基本设计方法

——利用电路次态卡诺图求得各FF的驱动方程

所求电路的状态转换图，用J-KFF实现05237614画电路的次态卡诺图101110001011001010101/11111111

111

11

11111次态子卡诺图求各FF驱动方程，输出方程画逻辑电路图若考虑用DFF实现，则有2.修改法

——适用于8421码编码、J-KFF构成的电路在二进制计数器的基础上，通过修改部分触发器的驱动方程，可得任意进制的计数器。

修改法原则（对加法计数器）

状态

10101100

修正情况K修正J修正

（5）补充完整各触发器的驱动方程（注：不需修正的驱动方程

同二进制加法计数的驱动端方程。）

现以将一个四位二进制加法计数器修改为十三进制加法计数器为例介绍其过程。3、反馈复位法

利用异步复位端设计N进制计数器的方法称为反馈复位法。在二进制计数器的基础上，利用这种方法可以很方便地得到任意进制的计数器。二、异步计数器设计法介绍

异步计数器设计的要点是合理地选取组成计数器的各个触发器的触发时钟，或称触发器的时钟方程。可根据电路的时序图来确定。现以2421(A)码的十进制加法计数器为例介绍其设计过程。

2421(A)十进制加法计数器的状态转换图：电路的时序图（考虑用下降沿触发的J-KFF实现）电路的次态卡诺图000100100100001101010110/11100111××00001111××××电路的时钟方程××1×××××××××××××××1××××××××各触发器的子卡诺图1111××1×××××1××11××××××××各触发器的驱动方程、输出方程电路的自启动检查电路完整的状态转换图逻辑电路图三、有控制变量的计数器设计

有控制变量计数器的设计的步骤和同步计数器的基本设计法相同，只要将控制变量象电路的状态量一样，作为一个变量一起画入的卡诺图中，以下的过程完全同同步计数器的基本设计法，所不同的是求得的各触发器的驱动方程和电路的输出方程通常包含状态量和控制变量两种变量。控制变量M电路次态卡诺图001010100011101000/1×××001/1101111×011010110011101100010001000/0/0/0/0/0110101111010011001/0/0/0/0/1M=0M=1各触发器子卡诺图11×××11×111×××1×111111×××111×11×××1×各触发器驱动方程、输出方程电路自启动检查电路能自启动四、同步时序电路设计

投币控制电路串行数码检测电路——状态等价、化简内容串行码制变换电路——状态化简、编码内容1、投币控制电路

投钱币1分、2分，满4分，邮票出，余钱找回。输入量Y.X/输出量S.P(2)(1)(邮票)(1)逻辑框图状态转换图01/0001/1010/1101/0010/0010/1010/0001/00次态卡诺图00011110011000/1011××××101100/1100/10000111101111××××110001111000011110000111101111××××1000111100001111002、串行数码检测电路逻辑框图输入串行数码，连续输入三个或三个以上1时，电路输出为1，否则为0。状态转换表状态电路次态输出X=0X=1X=0X=100000011等价：在所有输入条件下，两个状态Si和Sj所有对应的输出相同，次态也相同，称这两个状态等价，记为：性质：等价状态可以合并等价状态有传递性简化的状态转换图状态转换图0/0状态编码的考虑：状态编码也称为状态分配，其选择涉及多方面因素，若仅从简化电路考虑，可按下述原则进行编：

（1）次态相同的状态，尽可能给以相邻的编码，其次态也编成相邻的代码。（2）在某个输入条件下，次态相同的状态，尽可能编成相邻的代码。（