大型完整系统设计实例-交通灯和频率计课件

第6章大型完整系统设计实例第一部分交通灯信号控制器的设计

设计一个主干道和支干道十字路口的交通管理系统，并用VHDL进行描述。该交通管理系统的技术要求为：如果只有一个方向有车时，则保持该方向畅通；当两个方向都有车时，主干道和支干道交替通行，但主干道通行的时间要比支干道长一些。

根据技术要求，在主干道和支干道两个方向上都安装红、黄、绿三色信号灯；Ca和Cb分别是安装在主干道和支干道上的传感器，用于检测是否有车辆需要通过路口。在只有主干道有车时，主干道亮绿灯，支干道亮红灯；当只有支干道有车时，主干道亮红灯，支干道亮绿灯；当两个方向都有车时，则两个方向轮流亮绿灯和红灯，但主干道每次亮绿灯的时间不得少于60s，支干道每次亮绿灯的时间不得多于40s，在由绿灯转红灯之间要有10s的黄灯（公共停车时间）作为过渡。本系统最终采用可编程逻辑器件来实现。第一步：在明确技术要求的基础上，首先制定系统的设计方案。交通管理系统的结构图第二步：系统划分，得到系统结构图。根据以上的设计方案，可以画出系统的结构图。本系统主要由控制器和受控制的定时器组成。定时器用来确定主干道、支干道通行时间以及公共停车时间；CNT是定时的值；LD是定时值的同步预置信号，高电平有效；ST是这个定时器的状态信号，当定时结束时，ST输出为1；Ca和Cb分别为主干道和支干道的传感器输出信号，高电平表示有车需要通过；clk是周期为秒的时钟信号；reset是异步复位信号，低电平有效，复位后的初始状态为主干道畅通；Ra、Ya、Ga和Rb、Yb、Gb分别为主干道和支干道的红、黄、绿灯的控制信号，高电平有效。当ST=1时，LD=1，CNT的值取决于当前的状态和Ca、Cb的值。CNT的取值表状态Ca、CbCNTS0Cb=060Cb=110S140S2Ca=040Ca=110S360

第四步：设计输入，用VHDL对该系统进行描述。本设计采用分层次描述，以下为VHDL源文件。--定时器模块（count.vhd）：LIBRARYIEEE；USEIEEE.STD-LOGIC-1164.ALL；USEIEEE.STD-LOGIC-UNSIGNED.ALL；ENTITYcounterISPORT(reset,clk,LD:INSTD-LOGIC；CNT:ININTEGERRANGE0TO63；ST:OUTSTD-LOGIC)；ENDENTITYcounter；ARCHITECTUREarchOFcounterISSIGNALQ:INTEGERRANGE0TO63；BEGINPROCESS(reset，clk)--定时器进程

BEGINIF(reset=′0′)THENQ<=60；ELSIF(clk′EVENTANDclk=′1′)THENIF(LD=′1′)THENQ<=CNT；ELSIF(Q/=0)THENQ<=Q－1;ENDIF；ENDIF；ENDPROCESS；PROCESS(reset,clk)-定时器ST的进程BEGINIF(reset=′0′)THENST<=′0′；ELSIF(clk′EVENTANDclk=′1′)THENIF(Q=2)THENST<=′1′；ELSEST<=′0′；ENDIF；ENDIF；ENDPROCESS；ENDARCHITECTUREarch；PROCESS(reset,clk) --描述状态转换

BEGINIF(reset=′0′)THENstate<=S0；ELSIF(clk′EVENTANDclk=′1′)THENIF(ST=′1′)THENCASEstateISWHENS0=>IF(Cb=′0′)THENstate<=S0； ELSEstate<=S1； ENDIF；WHENS1=>state<=S2；WHENS2=>IF(Ca=′0′)THENstate<=S2； ELSEstate<=S3； ENDIF；WHENS3=>state<=S0；ENDCASE；ENDIF；ENDIF；ENDPROCESS;--描述交通灯控制信号

Ra<=RYG(5)；Ya<=RYG(4)；Ga<=RYG(3)；Rb<=RYG(2)；Yb<=RYG(1)；Gb<=RYG(0)；PROCESS(state)BEGINCASEstateISWHENS0=>RYG<="001100"；WHENS1=>RYG<="010100"；WHENS2=>RYG<="100001"；WHENS3=>RYG<="100010"；ENDCASE；ENDPROCESS；

LD<=ST； --直接将ST用作同步预置信号

PROCESS(state,Ca,Cb) --描述同步预置的定时值

BEGINCASEstateISWHENS0=>IF(Cb=′0′)THENCNT<=T1；ELSECNT<=T3；ENDIF；WHENS1=>CNT<=T2；WHENS2=>IF(Ca=′0′)THENCNT<=T2；ELSECNT<=T3；ENDIF；WHENS3=>CNT<=T1；ENDCASE；ENDPROCESS；ENDARCHITECTUREarch；--顶层文件（traffic.vhd）：LIBRARYIEEE；USEIEEE.STD-LOGIC-1164.ALL；USEIEEE.STD-LOGIC-UNSIGNED.ALL；PACKAGEtraffic-libISCOMPONENTcon-trolISPORT(reset,clk,ST,Ca,Cb:INSTD-LOGIC；Ra,Ya,Ga,Rb,Yb,Gb,LD:OUTSTD-LOGIC；CNT:OUTINTEGERRANGE0TO63)；ENDCOMPONENTcon-trol；ARCHITECTUREarchOFtrafficISSIGNALST,LD:STD-LOGIC；SIGNALCNT:INTEGERRANGE0TO63；BEGINu1:con-trolPORTMAP(reset,clk,ST,Ca,Cb,Ra,Ya,Ga,Rb,Yb,Gb,LD,CNT)；u2:counterPORTMAP(reset,clk,LD,CNT,ST)；ENDARCHITECTUREarch；第二部分数字频率计的设计

1.设计思路下图是8位十进制数字频率计的电路逻辑图，它由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。以下分别叙述频率计各逻辑模块的功能与设计方法。1)测频控制信号发生器设计频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如图所示。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。其中控制信号时钟CLK的频率取1Hz，而信号TSTEN的脉宽恰好为1s，可以用作闸门信号。此时，根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。由图可见，在计数完成后，即计数使能信号TSTEN在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD，0.5s后，CLR_CNT产生一个清零信号上跳沿。高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真(TIMINGSIMULATION)，防止可能产生的毛刺。测频控制信号发生器工作时序3)十进制计数器CNT10的设计如图所示，此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数值。当高电平时计数允许，低电平时禁止计数。2.VHDL源程序1)有时钟使能的十进制计数器的源程序CNT10.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL； --有时钟使能的十进制计数器ENTITYCNT10ISPORT(CLK：INSTD_LOGIC； --计数时钟信号

CLR：INSTD_LOGIC； --清零信号

END：INSTD_LOGIC； --计数使能信号

CQ：OUTINTEGERRANGE0TO15； --4位计数结果输出

CARRY_OUT：OUTSTD_LOGIC)； --计数进位

ENDCNT10；ARCHITECTUREARTOFCNT10IS3)测频控制信号发生器的源程序TESTCTL.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL； --测频控制信号发生器USEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYTESTCTLISPORT(CLK：INSTD_LOGIC； --1Hz测频控制时钟

TSTEN：OUTSTD_LOGIC； --计数器时钟使能

CLR_CNT：OUTSTD_LOGIC； --计数器清零

LOAD：OUTSTD_LOGIC)； --输出锁存信号ENDTESTCTL；ARCHITECTUREARTOFTESTCTLISSIGNALDvi2CLK：STD_LOGIC；BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN --1Hz时钟二分频Div2CLK<=NOTDiv2CLK；ENDIF；ENDPROCESS；PROCESS(CLK，Div2CLK)BEGINIFCLK='0'ANDDiv2CLK='0'THEN --产生计数器清零信号

CLR_CNT<='1'；ELSECLR_CNT<='0'；ENDIF；ENDPROCESS；LOAD<=NOTDiv2CLK；TSTEN<=Div2CLK；ENDART；4)数字频率计的源程序FREQ.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYFREQISPORT(FSIN：INSTD_LOGIC；CLK：INSTD_LOGIC；DOUT：OUTSTD_LOGIC_VECTOR(31DOWNTO0))；ENDFREQ；ARCHITECTUREARTOFFREQISCOMPONENTCNT10--待调用的有时钟使能的十进制计数器端口定义

PORT(CLK，CLR，ENA：INSTD_LOGIC；CQ：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CARRY_OUT：OUTSTD_LOGIC)；ENDCOMPONENT；COMPONENTREG32B--待调用的32位锁存器端口定义．．．COMPONENTTESTCTL--待调用的测频控制信号发生器端口定义．．．

SIGNALTSTEN：STD_LOGIC；SIGNALCLR_CNT：STD_LOGIC；SIGNALLOAD：STD_LOGIC；SIGNALCARRY1：STD_LOGIC；SIGNALCARRY2：STD_LOGIC；SIGNALCARRY3：STD_LOGIC；SIGNALCARRY4：STD_LOGIC；SIGNALCARRY5：STD_LOGIC；SIGNALCARRY6：STD_LOGIC；SIGNALCARRY7：STD_LOGIC；SIGNALCARRY8：STD_LOGIC；SIGNALDIN：STD_LOGIC_VECTOR(31DOWNTO0)；BEGINU0：TESTCTLPORTMAP(CLK=>CLK，TSTEN=>TSTEN，CLR_CNT=>CLR_CNT，LOAD=>LOAD)；U1：CNT10PORTMAP(CLK=>FSIN，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(3DOWNTO0)，CARRY_OUT=>CARRY1)；U2：CNT10PORTMAP(CLK=>CARRY1，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(7DOWNTO4)，CARRY_OUT=>CARRY2)；U3：CNT10PORTMAP(CLK=>CARRY2，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(11DOWNTO8)，CARRY_OUT=>CARRY3)；U4：CNT10PORTMAP(CLK=>CARRY3，C