技术实用教程VHDL设计初步

技术实用教程VHDL设计初步第1页/共100页原理图输入与

VHDL文本输入设计的区别Graphiciswhatyoudrawiswhatyouget“tellmewhathardwareyouwantandIwillgiveittoyou”VHDLiswhatyouwriteiswhatfunctionalyouget“tellmehowyourcircuitshouldbehaveandtheVHDLcompilerwillgiveyouthehardwarethatdoesthejob”

butthedesignercannotcontrolhowthecircuitimplement第2页/共100页是什么是VHDL？VeryhighspeedintegratedHardwareDescriptionLanguage(VHDL)是IEEE、工业标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存特别适合于设计的电路有：复杂组合逻辑电路，如：译码器、编码器、加减法器、多路选择器、地址译码器…...状态机等等……..第3页/共100页VHDL的功能和标准

VHDL描述输入端口输出端口电路的行为和功能VHDL有过两个标准：IEEEStd1076-1987(calledVHDL1987)IEEEStd1076-1993(calledVHDL1993)第4页/共100页VHDLSynthesisvs.otherHDLsSynthesisVHDL: “tellmehowyourcircuitshouldbehave andIwillgiveyouhardwarethatdoesthejob”ABEL,PALASM,AHDL: “tellmewhathardwareyouwantandI willgiveittoyou”第5页/共100页WhyusingVHDLinsteadofGraphicEasytoModifyItismorepowerfulthanGraphicVHDLisaportablelanguagebecauseisdeviceindependentthesamecodecanbeappliedtoDevicemanufacturedbyCompanyAorCompanyB第6页/共100页【例5-1】ENTITY

mux21a

IS

PORT(a,b:INBIT;s:IN

BIT;y:

OUTBIT);ENDENTITY

mux21a;ARCHITECTURE

oneOF

mux21a

IS

BEGIN

y<=a

WHENs='0'

ELSE

b;ENDARCHITECTURE

one;实体结构体5.1多路选择器VHDL描述图5-1mux21a实体图5-2mux21a结构体5.1.12选1多路选择器的VHDL描述第7页/共100页5.1.12选1多路选择器的VHDL描述【例5-2】

ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;【例5-3】...

ARCHITECTUREoneOFmux21aISBEGINy<=(aAND(NOTs))OR(bANDs);ENDARCHITECTUREone;第8页/共100页5.1.12选1多路选择器的VHDL描述【例5-4】

ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;第9页/共100页5.1.12选1多路选择器的VHDL描述图5-3mux21a功能时序波形第10页/共100页5.1.2VHDL相关语句说明1.实体表达【例5-5】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_type);ENDENTITYe_name;或：【例5-6】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_type);ENDe_name;第11页/共100页5.1.2VHDL相关语句说明2.实体名3.PORT语句和端口信号名4.端口模式INOUTINOUTBUFFER5.数据类型BIT第12页/共100页5.1.2VHDL相关语句说明6.结构体表达【例5-7】ARCHITECTUREarch_nameOFe_nameIS(说明语句)BEGIN(功能描述语句)ENDARCHITECTUREarch_name；或：【例5-8】ARCHITECTUREarch_nameOFe_nameIS(说明语句)BEGIN(功能描述语句)ENDarch_name；7.信号传输(赋值)符号和数据比较符号第13页/共100页5.1.2VHDL相关语句说明8.逻辑操作符AND、OR、NOT9.IF_THEN条件语句10.WHEN_ELSE条件信号赋值语句赋值目标<=表达式WHEN赋值条件ELSE

表达式WHEN赋值条件ELSE...

表达式；11.PROCESS进程语句和顺序语句12.文件取名和存盘第14页/共100页5.1.3VHDL设计的基本概念和语句小节数据类型信号赋值符条件比较符延时实体结构体端口定义端口模式逻辑操作符IF条件语句并行条件语句进程语句顺序语句并行语句文件取名文件存盘第15页/共100页5.2寄存器描述及其VHDL语言现象5.2.1D触发器的VHDL描述【例5-9】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1IS

SIGNALQ1:STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点

BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;Q<=Q1;--将内部的暂存数据向端口输出

ENDPROCESS;ENDbhv;D触发器第16页/共100页比较用5种不同语句的D触发器VHDL程序Entitytest1isport(clk,d:inbit;q:outbit);endtest1;architecturebodyoftest1issignalq1:bit;beginprocess(clk)beginif

clk='1'ANDclk’last_value='0'

thenq1<=d;endif;q<=q1;endprocess;endtest1_body;LIBRARYIEEE;USEIEEE.std_logic_1164.all;Entitytest1isport(clk,d:inbit;q:outbit);endtest1;architecturebodyoftest1isbeginprocess(clk,d)begin

ifrising_edge(clk)then

q<=d;endif;endprocess;endtest1_body;TheyareallthesameDFFEntitytest1isport(clk:inbit;d:inbit;q:outbit);endtest1;architecturebodyoftest1issignalq1:bit;beginprocess(clk，d)begin

if(clk=‘1’)then

q1<=d;endif;q<=q1;endprocess;endbody;Entitytest1isport(clk:inbit;d:inbit;q:outbit);endtest1;architecturebodyoftest1issignalq1:bit;beginprocess(clk)begin

if(clk=‘1’)then

q1<=d;endif;q<=q1;endprocess;endbody;第17页/共100页HowManyRegisters?ENTITYreg1ISPORT(d :inBIT;clk :inBIT;q :outBIT);ENDreg1;ARCHITECTUREreg1OFreg1ISSIGNALa,b:BIT;BEGINPROCESS(clk)BEGINIFclk='1'ANDclk’eventTHENa<=d;b<=a;q<=b;ENDIF;ENDPROCESS;ENDreg1;第18页/共100页第19页/共100页HowManyRegisters?ENTITYreg1ISPORT(d :inBIT;clk :inBIT;q :outBIT);ENDreg1;ARCHITECTUREreg1OFreg1ISBEGINPROCESS(clk)VARIABLEa,b:BIT;BEGINIFclk='1'ANDclk’eventTHENa:=d;b:=a;q<=b;ENDIF;ENDPROCESS;ENDreg1;第20页/共100页用VHDL设计4位计数器AB01010101取整数数据类型，为什么？整数取值范围端口信号模式取BUFFER，为什么？注意整数和位的不同表达方式！第21页/共100页修改后的程序运算符加载注意，信号端口模式和数据类型的改变！注意，引进内部信号矢量！第22页/共100页4位锁存器组合电路加1器锁存信号输出反馈综合后的计数器电路RTL图第23页/共100页用VHDL设计7段16进制译码器用CASE语句完成真值表的功能向7段数码管输出信号，最高位控制小数点第24页/共100页注意，此语句必须加入4位加法计数器7段译码器8位总线输出信号输出第25页/共100页数据对象

信号Signal和变量VariableSignalAssignmentreceivetheassignvalueafteraperiodoftimeVariableAssignmenthappensimmediatelywhenthestatementisexecuted,nodelay第26页/共100页Signalsvs.VariablesRepresentCircuit RepresentlocalstorageInterconnect GlobalScope(anywhere) LocalScope (insideprocess)UpdatedatendofPROCESS UpdatedImmediately(newvaluenotavailable) (newvalueavailable)

SIGNALS

VARIABLES

UTILITY:

SCOPE:BEHAVIOR:第27页/共100页例1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux4ISPORT(i0,i1,i2,i3,a,b:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDmux4;ARCHITECTUREbody_mux4OFmux4ISsignalmuxval:integer;BEGINprocess(i0,i1,i2,i3,a,b)beginmuxval<=0;if(a='1')thenmuxval<=muxval+1;endif;if(b='1')thenmuxval<=muxval+2;endif;casemuxvaliswhen0=>q<=i0;when1=>q<=i1;when2=>q<=i2;when3=>q<=i3;whenothers=>null;endcase;endprocess;ENDbody_mux4;Why????第28页/共100页LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux4ISPORT(i0,i1,i2,i3,a,b:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDmux4;ARCHITECTUREbody_mux4OFmux4ISBEGINprocess(i0,i1,i2,i3,a,b)variablemuxval:integerrange0to3;beginmuxval:=0;if(a='1')thenmuxval:=muxval+1;endif;if(b='1')thenmuxval:=muxval+2;endif;casemuxvaliswhen0=>q<=i0;when1=>q<=i1;when2=>q<=i2;when3=>q<=i3;whenothers=>null;endcase;endprocess;ENDbody_mux4;第29页/共100页LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderIS PORT(a，b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder；ARCHITECTUREfh1OFh_adderIBEGIN so<=(aORb)AND(aNANDb); co<=NOT(aNANDb);ENDARCHITECTUREfh1;用一位全加器设计1位二进制半加器第30页/共100页1位二进制全加器内部端口外部端口端口连线第31页/共100页第32页/共100页5.2.2D触发器VHDL描述的语言现象说明1.标准逻辑位数据类型STD_LOGICBIT数据类型定义：

TYPEBITIS('0','1');STD_LOGIC数据类型定义：TYPESTD_LOGICIS('U','X','0','1','Z','W','L','H','-');STD_LOGIC所定义的9种数据的含义是：‘U’表示未初始化的；‘X’表示强未知的；‘0’表示强逻辑0；‘1’表示强逻辑1；‘Z’表示高阻态；‘W’

表示弱未知的；‘L’表示弱逻辑0；‘H’表示弱逻辑1；‘-’表示忽略。第33页/共100页5.2.2D触发器VHDL描述的语言现象说明2.设计库和标准程序包3.SIGNAL信号定义和数据对象【例5-10】ARCHITECTUREbhvOFDFF1ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=D;ENDIF;ENDPROCESS;END;使用库和程序包的一般定义表式是：

LIBRARY<设计库名>;

USE<设计库名>.<程序包名>.ALL;第34页/共100页5.2.2D触发器VHDL描述的语言现象说明4.上升沿检测表式和信号属性函数EVENT关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿：

<信号名>'EVENT第35页/共100页5.不完整条件语句与时序电路【例5-11】ENTITYCOMP_BADISPORT(a1:INBIT;b1:INBIT;q1:OUTBIT);END;ARCHITECTUREoneOFCOMP_BADISBEGINPROCESS(a1,b1)BEGINIFa1>b1THENq1<='1';ELSIFa1<b1THENq1<='0';--未提及当a1=b1时，q1作何操作ENDIF;ENDPROCESS;END;5.2.2D触发器VHDL描述的语言现象说明第36页/共100页5.不完整条件语句与时序电路图5-5例5-11的电路图第37页/共100页5.不完整条件语句与时序电路【例5-12】ENTITYCOMP_GOODISPORT(a1:INBIT;b1:INBIT;q1:OUTBIT);END;ARCHITECTUREoneOFCOMP_GOODISBEGINPROCESS(a1,b1)BEGINIFa1>b1THENq1<='1';ELSEq1<='0';ENDIF;ENDPROCESS;END图5-6例5-12的电路图第38页/共100页5.2.3实现时序电路的VHDL不同表达方式【例5-13】...PROCESS(CLK)BEGINIFCLK'EVENTAND(CLK='1')AND(CLK'LAST_VALUE='0')THENQ<=D;--确保CLK的变化是一次上升沿的跳变

ENDIF;ENDPROCESS;【例5-14】...PROCESS(CLK)BEGINIFCLK='1'ANDCLK'LAST_VALUE='0'--同例5-13

THENQ<=D;ENDIF;ENDPROCESS;第39页/共100页5.2.3实现时序电路的VHDL不同表达方式【例5-15】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF3ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFrising_edge(CLK)--CLK的数据类型必须是STD_LOGICTHENQ1<=D;ENDIF;Q<=Q1;ENDPROCESS;END;第40页/共100页5.2.3实现时序电路的VHDL不同表达方式【例5-16】...

PROCESSBEGINwaituntilCLK='1';--利用wait语句

Q<=D;ENDPROCESS;【例5-17】...

PROCESS(CLK)BEGINIFCLK='1'THENQ<=D;--利用进程的启动特性产生对CLK的边沿检测

ENDIF;ENDPROCESS;【例5-18】...

PROCESS(CLK，D)BEGINIFCLK='1'--电平触发型寄存器

THENQ<=D;ENDIF;ENDPROCESS;第41页/共100页5.2.3实现时序电路的VHDL不同表达方式图5-7边沿型触发器时序波形图5-8电平触发型寄存器的时序波形第42页/共100页5.2.4异步时序电路设计【例5-19】...

ARCHITECTUREbhvOFMULTI_DFFISSIGNALQ1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=NOT(Q2ORA);ENDIF;ENDPROCESS;PRO2:PROCESS(Q1)BEGINIFQ1'EVENTANDQ1='1'THENQ2<=D;ENDIF;QQ<=Q2;ENDPROCESS;图5-9例5-19综合的电路第43页/共100页5.2.5VHDL设计基本概念和语言现象小节数据类型数据对象信号属性时钟检测VHDL库程序包时序电路异步时序第44页/共100页5.31位二进制全加器的VHDL设计图5-10半加器h_adder电路图图5-11全加器f_adder电路图第45页/共100页5.3.1半加器描述和CASE语句a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1表5-1半加器h_adder逻辑功能真值表1.CASE语句CASE语句的一般表式是：CASE<表达式>ISWhen<选择值或标识符>=><顺序语句>;...;<顺序语句>；When<选择值或标识符>=><顺序语句>;...;<顺序语句>；...ENDCASE；第46页/共100页2.标准逻辑矢量数据类型STD_LOGIC_VECTOR3.并置操作符以下是一些并置操作示例：SIGNALa:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALd:STD_LOGIC_VECTOR(1DOWNTO0);...a<='1''0'd(1)'1';--元素与元素并置，并置后的数组长度为4...IFad="101011"THEN...–-在IF条件句中可以使用并置符5.3.1半加器描述和CASE语句在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如：

B:OUTSTD_LOGIC_VECTOR(7DOWNTO0)；或

SIGNALA：STD_LOGIC_VECTOR(1TO4)第47页/共100页5.3.1半加器描述和CASE语句【例5-20】

LIBRARYIEEE;--或门逻辑描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a；ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREfu1;【例5-21】LIBRARYIEEE;--半加器描述(1)USEIEEE.STD_LOGIC_1164.ALL;ENTITYadderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYadder;ARCHITECTUREfh1OFadderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;第48页/共100页【例5-22】LIBRARYIEEE;--半加器描述(2)USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;PROCESS(abc)BEGINCASEabcISWHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;第49页/共100页【例5-22】...--半加器描述(3)

SIGNALabc,cso:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;co<=cso(1);so<=cso(0);PROCESS(abc)BEGINCASEabcISWHEN"00"=>cso<="00";WHEN"01"=>cso<="01";WHEN"10"=>cso<="01";WHEN"11"=>cso<="10";ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;第50页/共100页【例5-23】

LIBRARYIEEE;--1位二进制全加器顶层设计描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain，bin，cin:INSTD_LOGIC;cout，sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(a，b:INSTD_LOGIC;co，so:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTor2aPORT(a，b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=>ain，b=>bin，co=>d，so=>e);u2:h_adderPORTMAP(a=>e，b=>cin，co=>f，so=>sum);u3:or2aPORTMAP(a=>d，b=>f，c=>cout);ENDARCHITECTUREfd1;第51页/共100页5.3.2全加器描述和例化语句

元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示：COMPONENT元件名ISPORT(端口名表)；ENDCOMPONENT文件名；元件例化语句的第二部分则是此元件与当前设计实体(顶层文件)中元件间及端口的连接说明。语句的表达式如下：例化名:元件名PORTMAP([端口名=>]连接端口名,...);第52页/共100页VHDL设计流程：

V-S-F-PVHDLEntryUseanyTextEditortoinputyourdesignSynthesisUseanyVHDLCompilertoconvertyourlanguagedesigntoGatelevelwithoptimizationintermofSpeed/AreaFittingArchitectureSynthesisTomapthelogictoAlteraDeviceArchitecturee.g.LUT,Carry/CascadeChain,EAB......(furtherlogicoptimization)Perogr.DownLoadConfigure/ProgrammingtheAlteraDeviceanddoonboarddebugging,prototypingorproduction第53页/共100页STEP1：建立工作库文件夹STEP2：输入设计项目原理图/VHDL文本代码STEP3：存盘，注意原理图/文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目标器件

STEP11：

硬件测试STEP9：引脚锁定并编译STEP8：仿真测试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程下载/配置VHDL文本输入设计流程第54页/共100页5.4VHDL文本输入设计方法初步为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！第55页/共100页5.4.1编辑输入并保存VHDL源文件新建一个设计文件使用文本输入方法设计，必须选择打开文本编辑器第56页/共100页图5-13在文本编辑窗中输入VHDL文件并存盘图5-12建立文本编辑器对话框文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必须取为：mux21a.vhd注意，要存在自己建立的文件夹中第57页/共100页文件存盘后，关键词将改变颜色！否则文件名一定有错！第58页/共100页5.4.2将当前设计设定为工程图5-14设定当前文件为工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变第59页/共100页注意，此路径指向当前的工程！第60页/共100页首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来第61页/共100页选择编译器编译窗第62页/共100页5.4.3选择VHDL文本编译版本号和排错图5-15设定VHDL编译版本号选择此项选择VHDL1993项第63页/共100页选择此项消去这里的勾第64页/共100页编译出错！第65页/共100页5.4.3选择VHDL文本编译版本号和排错图5-16确定设计文件中的错误打开错误提示窗第66页/共100页错误所在错误所在第67页/共100页改正错误第68页/共100页完成编译！第69页/共100页首先选择此项，为仿真测试新建一个文件时序仿真选择波形编辑器文件第70页/共100页从SNF文件中输入设计文件的信号节点点击“LIST”第71页/共100页SNF文件中的信号节点用此键选择左窗中需要的信号进入右窗最后点击“OK”第72页/共100页消去这里的勾，以便方便设置输入电平在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)

第73页/共100页选择ENDTIME调整仿真时间区域。选择65微秒比较合适第74页/共100页用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平先点击‘b’，将其点为黑色然后先点击此处将弹出时钟周期设置窗设置输入信号‘b’的周期为800ns第75页/共100页设置输入信号‘a’的周期为2us第76页/共100页仿真波形文件存盘！第77页/共100页选择仿真器运行仿真器第78页/共100页5.4.4时序仿真图5-17mux21a仿真波形第79页/共100页引脚锁定可选择键8作为多路选择器的输入“s”选择实验电路结构图6可选择输出“y”的信号从扬声器输出信号a和b输入两个不同频率的时钟信号第80页/共100页键8的引脚名作为“s”信号键8的引脚名对应的引脚号选择实验板上插有的目标器件第81页/共100页扬声器引脚号为：99第82页/共100页信号b由“clock0”输入时钟信号，引脚号为：126信号a由“clock5”输入时钟信号，引脚号为：56注意，对于GWAK30+板，时钟引脚必须查阅以下“时钟了解表1”第83页/共100页

引脚对应情况实验板位置多路选择器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1、键8：

sPIO13272、扬声器y

SPEAKER993、时钟输入信号bCLOCK01264、时钟输入信号aCLOCK556第84页/共100页选择引脚锁定选项引脚窗第85页/共100页此处输入信号名此处输入引脚名按键“ADD”即可注意引脚属性错误引脚名将无正确属性！第86页/共100页再编译一次，将引脚信息进去第87页/共100页选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗第88页/共100页在编程窗打开的情况下选择下载方式设置选择此项下载方式第89页/共100页下载（配置）成功！第90页/共100页5.4.5硬件测试选择电路模式为“6”模式选择键“s”为高’电平注意时钟频率选择第91页/共100页CLOCK5：a频率选择1024HzCLOCK0：b频率选择256Hz第92页/共100