《电子技术基础数字部分》第五版(康华光)第7章存储器、复杂可编程器件和现场可编程门阵列

《电子技术基础数字部分》第五版(康华光)第7章存储器、复杂可编程器件和现场可编程门阵列第一页，共51页。1.掌握半导体存储器字、位、存储容量、地址、等基本概念；2.理解半导体存储器芯片的关键引脚的意义，掌握半导体存储器的典型应用；3.掌握半导体存储器的扩展方法；4.了解存储器的组成及工作原理；5.了解CPLD和FPGA的基本结构及实现逻辑功能的原理。教学要求第二页，共51页。概述

半导体存储器几乎是当今数字系统中不可缺少的组成部分，它可以用来存放大量二值数据。半导体存储器属于大规模集成电路。存储器RAM

(Random-AccessMemory)

ROM(Read-OnlyMemory)固定ROM可编程ROMPROMEPROME2PROMSRAM(StaticRAM)：静态RAMFlashDRAM(DynamicRAM)：动态RAM第三页，共51页。7.1只读存储器RAM——随机存取存储器在运行状态可以随时进行读或写操作。存储的数据必须有电源供应才能保存，一旦掉电，数据全部丢失。ROM——只读存储器在正常工作状态只能读出信息，不能随时写入，所以称为只读存储器(Read-OnlyMemory)。

常用于存放固定信息(如程序、常数等)，断电后信息不会丢失，其数据由专用装置写入。第四页，共51页。存储器由存储阵列、地址译码器、输出控制电路三部分组成。如图。许多存储1位二值数据的存储单元排列成矩阵形式，组成存储阵列；存储阵列按一定位数进行编组，每次读出一组数据，组称为字，字的位数称为字长。每个字赋予一个编号，称为地址。地址译码器将输入的地址代码译成相应的字单元控制信号，控制从存储矩阵中选出指定的存储单元组，将其中的数据送到输出控制电路。输出控制电路一般包括三态缓冲器，以便与系统的数据总线连接。在控制信号作用下，将地址信号指定的存储单元组的数据输出。7.1只读存储器7.1.1ROM的定义与基本结构第五页，共51页。1000010011011101000100010010000100010000010001001110010011101111100D3D2D1D0000001010011100101110111A2A0A1RD基本概念字与字长：表示一个信息多位二进制码称为一个字，字的位数称为字长。地址：每个字的编号。字数：字的总量。字数=2n

(n为存储器外部地址线的线数

)存储容量(M

)：存储二值信息总量。M＝字数×位数看一个字长为4，地址线的线数n=3，字数=23

＝8的存储器。M=字数×位数

=23×4=327.1.1ROM的定义与基本结构地址线控制信号地址字7.1只读存储器第六页，共51页。ROM结构示意图字线与位线的交点是一个存储单元。2根地址线，字长为4，字数为4，存储容量16。7.1只读存储器7.1.1ROM的定义与基本结构第七页，共51页。ROM结构示意图交点处有二极管相当存储数据1，无二极管相当存储数据0。在地址和控制信号作用下数据输出OEA1A0D3D2D1D000010110011101010010001111101××

高阻00007.1只读存储器00001101117.1.1ROM的定义与基本结构第八页，共51页。7.1.2二维译码如果采用前面的译码方式，构成一个28×1位的ROM，即字数256，字长为1，则译码电路非常庞大。实际ROM采用行译码和列译码的二维译码。行译码器：4—16译码器；列译码器：16—1数据选择器；7.1只读存储器第九页，共51页。7.1.2二维译码交点处有MOS管相当存储0，无MOS管相当存储1。如：A7A6A5A4A3A2A1A0=00010001A7A6A5A4=0001，Y1=1，使得I1、I14为0；A3A2A1A0=0001，选择I1输出，即D0=I1=0。行译码器选出要读的一行，列译码器再从选中的一行存储单元中选出要读的一列的一个存储单元。17.1只读存储器0第十页，共51页。7.1.2二维译码7.1只读存储器D0D1256×2ROM000100011第十一页，共51页。7.1.3可编程ROM(1).不可编程ROM掩模ROM：厂家根据用户提供的ROM内容制造时写入，不能改写。(2).可编程ROM①.一次编程ROM(PROM)：由用户在专用编程设备上编程存放信息，这种编程只能进行一次，其内容不能再改变。②.可抹编程ROM(EPROM)：由用户在专用编程设备上编程存放信息，且可由用户通过紫外灯照射芯片上的受光窗口将原存储内容抹去，重新编程存放新的内容。③.电可抹编程ROM(EEPROM、或E2PROM)：在同一专用编程设备上在电的作用下，可以写入信息——同时擦除了原有内容。④.闪烁存储器：在电的作用下，既可写入，又可以擦除，只不过是分开进行，集成度比E2PROM高。7.1只读存储器第十二页，共51页。7.1.4集成电路ROM介绍Atmel公司的AT27C010：128K×8位EPROM。字长8，输出O0～O7；地址线17根，A0～A16，字数27×210=128×1024=128K7.1只读存储器第十三页，共51页。7.1.4集成电路ROM介绍Atmel公司的AT27C010：128K×8位EPROM。引脚介绍：VCC：工作电源，+5VGND：地VPP：编程电源，+13VPGM：编程选通信号OE：使能信号CE：片选信号当有多片存储器工作时，采用本引脚控制，选择需要工作的存储器芯片。7.1只读存储器第十四页，共51页。7.1.4集成电路ROM数据输出VPPAi100编程校验数据输入VPPAi010快速编程高阻Ai1等待高阻×1×输出无效数据输出Ai00读O7~O0VPPA16~A0工作模式×××××××AT27C010128K×8位EPROM工作模式7.1只读存储器第十五页，共51页。7.1.5ROM的读操作与时序图AT27C010读出过程操作：(1).欲读取单元的地址加到存储器的地址输入端；(2).加入有效的片选信号；(3).使输出使能信号有效，延时后，有效数据出现在数据线上；(4).让片选信号或输出使能信号无效，经过一定延时后数据线呈高阻态，本次读出结束。7.1只读存储器第十六页，共51页。ROM中已写入固定数据，工作时，将一个给定的地址码加到ROM的地址输入端，则在ROM的数据输出端就会输出对应单元的数据。

ROM是组合逻辑电路，将地址码看成自变量，输出数据看成函数，则可以用ROM实现各种组合逻辑函数。A2A1A000000101001110010111011110010010001001110010011101111100D3D2D1D010000100110111010001000100100001001真值表10010010001001110010011101111100D3D2D1D0F3F2F1F0ABCA

BCF3F2F1F0000001010011100101110111A2A0A1RD7.1.6ROM的应用举例一致电路多数表决电路不一致电路偶数判断电路7.1只读存储器第十七页，共51页。7.1.6ROM的应用举例

用ROM实现各种组合逻辑函数，特别适合是多输入、多输出的逻辑函数。设计实现时，只需列出真值表，输入看作地址，输出作为存储内容，将内容写入ROM即可。利用ROM可实现查表或码制变换等功能查表功能

——查某个角度的三角函数把变量值(角度)作为地址码，其对应的函数值作为存放在该地址内的数据，这称为“造表”。使用时，根据输入的地址(角度)，就可在输出端得到所需的函数值，这就称为“查表”。码制变换

——把欲变换的编码作为地址，把最终的目的编码作为相应存储单元中的内容即可。7.1只读存储器第十八页，共51页。7.1.6ROM的应用举例用ROM实现二进制码与格雷码相互转换的电路如图采用25×4=32×4的ROM5根地址线，连接地址线最高位A4的C作为转换方向控制C=0：二进制码→格雷码转换C=1：格雷码→二进制码转换待转换代码由I3I2I1I0输入转换后代码由O3O2O1O0输出片选信号和使能信号保持有效，只要输入待转换代码和控制信号C，则按照控制端方向进行转换，得到转换结果。7.1只读存储器第十九页，共51页。7.1.6ROM的应用举例101011111100011110101111101100111100100111011101111010100011001101011000110110111111010110110010101111110100111010011110110010111110001110010000010101111010001110010001101010101100011001011011101010011101001011001000001000111001000110001100101001100100000100011000100010000000001000000000O3O2O1O0二进制码I3I2I1I0格雷码CO3O2O1O0格雷码I3I2I1I0二进制码C真值表7.1只读存储器第二十页，共51页。7.1.6ROM的应用举例101011111100001111101111110100101110100111101101101101100011100101001100110111011111001011110011010111101010111011001110101001111111000110001000010110111010000111010010110010100110011010101011100101011110100011000100001010011001000011001110010001100010000110001000100

001000010000000000000D3D2D1D0A4A3A2A1A0A4A3A2A1A0D3D2D1D0写入ROM的数据A4=0Binary→GrayA4=1Gray→Binary7.1只读存储器第二十一页，共51页。7.2随机存取存储器7.2.1静态随机存取存储器

随机存取存储器RAM是另一大类存储器，它与ROM的最大区别就是数据的易失性，一旦失去电源供电，存储的数据全部丢失。最大的优点是在运行状态可以随时进行读或写操作。RAM又分为静态SRAM和动态DRAM。1.SRAM基本结构和输入输出SRAM基本结构与ROM类似，由存储阵列、地址译码器、输入/输出控制电路三部分组成。如图。：使能信号：片选信号：写使能信号第二十二页，共51页。7.2随机存取存储器7.2.1静态随机存取存储器SRAM的工作模式工作模式I/O0~I/Om-1

保持(微功耗)1

××

高阻

读

0

1

0

数据输出

写

0

0

×

数据输入

输出无效0

1

1

高阻

SRAM的工作模式，输入输出三态门都处于高阻；

读操作，输出三态门打开，取出存储数据输出三态门输入三态门写操作，输入三态门打开，存入存储数据输出无效；第二十三页，共51页。列地址译码器的输出7.2随机存取存储器7.2.1静态随机存取存储器2.RAM存储单元

双稳态存储单元电路Xi=1，T5、T6导通，存储单元与位线相通；Yj=1，T7、T8导通，位线与数据线相通；Xi=1，Yj=1，选中唯一的存储单元与数据线相通，这是存储器进行读/写的条件。行地址译码器的输出第二十四页，共51页。读操作，取出数据输入有效地址，选中的存储单元与数据线相通。当输出三态门打开，存储数据输出，O=D；写操作，存入数据输入有效地址，选中的存储单元与数据线相通。当输入三态门打开，存入数据，D=I；7.2随机存取存储器7.2.1静态随机存取存储器2.RAM存储单元第二十五页，共51页。(1)读操作时序①当预先有效分析输出数据与地址信号的时序，图a②当地址信号预先有效分析输出数据与控制信号的时序，图b7.2随机存取存储器7.2.1静态随机存取存储器3.SRAM的读写操作及时序图第二十六页，共51页。(2)写操作时序地址信号预先有效分析①先有，再出现的时序，图a②先有，再出现的时序，图b大多数SRAM的读周期和写周期是相等的，约十几纳秒至几十纳秒。7.2随机存取存储器7.2.1静态随机存取存储器3.SRAM的读写操作及时序图第二十七页，共51页。7.2随机存取存储器7.2.2同步静态随机存取存储器

同步静态随机存取存储器

(SSRAM)是在SRAM的基础上发展起来的是一种高速RAM。与SRAM不同，SSRAM的读写操作是在时钟脉冲节拍控制下完成的。

SSRAM电路结构中除了与SRAM类似的电路外，还增加了地址寄存器、输入寄存器、读写控制逻辑电路和从发控制逻辑电路。

从发功能：只要给出首地址，便可在CP脉冲作用下连续读写若干个地址单元的数据。图7.2.5中从发控制逻辑电路包括一个2位的二进制计数器，地址码的最低2位A1A0经该电路后再输出。除输出使能信号外，所有输入均在CP上升沿被取样。第二十八页，共51页。7.2随机存取存储器7.2.2同步静态随机存取存储器

在由SSRAM构成的计算机系统中，由于在时钟有效沿到来时，地址、数据、控制等信号被锁存到SSRAM内部的寄存器中，因此读写过程的延时等待均在时钟作用下，由SSRAM内部控制完成。此时，系统中的微处理器在读写SSRAM的同时，可以处理其他任务，从而提高了整个系统的工作速度。随着计算机技术及相关行业发展，对存储器提出了更高要求，在SSRAM之后，先后开发了双倍数据传输率静态随机存取存储器(DDRSRAM)和四倍数据传输率静态随机存取存储器(QDRSRAM)。第二十九页，共51页。7.2随机存取存储器7.2.3动态随机存取存储器1.DRAM存储单元

静态随机存取存储器SRAM存储单元需要6个MOS管构成，集成度受到限制。动态随机存取存储器DRAM存储单元由一个MOS管和一个小容量电容构成。如图所示。DRAM是利用电容电荷存储效应存储数据，电容充有电荷、呈高电压时，相当存储数据1；反之存储数据0。由于电容上存储的数据(电荷)易失去，所有必须定期补充电荷，这种操作称为刷新。第三十页，共51页。7.2随机存取存储器7.2.3动态随机存取存储器写操作X=1，T导通，C与位线B连通，，输入缓冲器选通，数据DI写入存储单元。读操作X=1，T导通，C与位线B连通，，输出缓冲器选通，存储数据从DO输出。101由于读操作会消耗C中电荷，每次读后需要刷新。第三十一页，共51页。7.2随机存取存储器7.2.3动态随机存取存储器

除了读、写操作可以对存储单元进行刷新外，刷新操作也可以只选通行线来实现。例如当X=1，，R=1，进行刷新，这种刷新是整行刷新。1112V2V5V5V第三十二页，共51页。7.2随机存取存储器7.2.4存储器容量的扩展

目前，尽管各种容量的存储器产品已经很丰富，最大容量已经达到1Gbit以上，用户可以根据需要选择存储器芯片。但是只用单个芯片不能满足容量要求的情况仍然存在。个人电脑的内存条就是一个典型的例子，它由焊接在一个印刷电路板上的多个RAN芯片组成。所以涉及到存储容量的扩展问题。存储容量的扩展包括字长扩展和字数扩展。字长扩展(位扩展)，通常RAM芯片字长为1、4、8、16和32位，当设计的存储器位数超过RAM芯片字长时，要进行位扩展。字数扩展，当RAM芯片的存储容量达不到设计存储器容量要求时，要用多个RAN芯片进行字数扩展。第三十三页，共51页。7.2随机存取存储器1.字长（位数）的扩展字长扩展可以采用并联的方式实现，即将RAM芯片的地址线、读/写控制线和片选信号线对应的并联在一起，而各个芯片的数据输入/输出端作为字的各位。例：用4K×4位的4片芯片组成4K×16位的存储系统。7.2.4存储器容量的扩展第三十四页，共51页。7.2随机存取存储器例：单片机外扩4K×4位的4片芯片组成4K×16位的存储系统。7.2.4存储器容量的扩展D0D1D2D323AH23BH23CH23DH23EHD4D5D6D7D8D9D10D11D12D13D14D151000101001011011010011100110111100001010101110010010010010010011101100111001110023AH23BH23CH23DH23EH23AH23BH23CH23DH23EH23AH23BH23CH23DH23EHD15D14D11D10D1D0OECEA0～A11单片机00例如：读，23BH单元：A11～A011010011010011011第三十五页，共51页。7.2随机存取存储器2.字数扩展字数扩展即存储单元的扩展，利用外加译码器控制存储器芯片的片选使能输入端实现，要使各芯片的存储单元地址连续。例：用8K×8位的芯片组成32K×8位的存储系统。8K×8芯片：存储单元8K=8×1024=23×210=213，13根地址线A0～A1232K×8存储系统：存储单元32K=25×210=215，15根地址线A0～A14利用外加译码器对A13、A14译码，即采用2-4线译码器，译码器输出控制存储器芯片的片选使能输入端，实现存储单元的扩展。芯片地址范围确定方法片选信号确定后，保持片选地址不变，取芯片的地址最小和最大，就确定了该芯片的地址范围。7.2.4存储器容量的扩展第三十六页，共51页。7.2随机存取存储器RAM译码器扩展地址线芯片地址线存储系统芯片输出A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址

00000000000000000H(0)Y00000000000000010001H············11111111111111FFFH00000000000002000H(1)Y10100000000000012001H············11111111111113FFFH00000000000004000H(2)Y21000000000000014001H············11111111111115FFFH00000000000006000H(3)Y31100000000000016001H············11111111111117FFFH7.2.4存储器容量的扩展7.2随机存取存储器7.2.4存储器容量的扩展第三十七页，共51页。A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000000 0000H001111111111111 1FFFH010000000000000 2000H011111111111111 3FFFH00010设计电路如图所示芯片地址范围确定每一个芯片的各单元地址0000H—1FFFHA14A13=00A14A13=010000H～1FFFH2000H～3FFFH4000H～5FFFH6000H～7FFFH7.2随机存取存储器7.2.4存储器容量的扩展第三十八页，共51页。7.3

复杂可编程逻辑器件(CPLD)

前面介绍的PAL和GAL属于简单的PLD。与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元。早期的PLD大多数采用EPROM编程技术，编程过程与简单的PLD一样，需要在专用设备上进行。后来采用E2PROM和闪烁存储器技术，使CPLD具有“在系统可编程（ISP）”特性。在系统可编程：未编程的ISP器件可以直接焊在印刷电路板上，然后通过计算机数据传输端口和专用编程电缆对焊接电路板上的ISP器件直接多次编程，而不需要使用专用的编程器。ISP技术使得调试过程中，不需要反复拔插芯片，而直接修改设计。

ISP技术是二十世纪90年代发展起来的，是PLD设计技术发展的一次重要变革。目前，ISP已成为系统在线远程升级的技术手段。第三十九页，共51页。7.3

复杂可编程逻辑器件(CPLD)

各个厂家生产的CPLD千差万别，但仍有共同点，如图所示是一般CPLD的结构框图。7.3.1

CPLD的结构CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件；每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。第四十页，共51页。7.3

复杂可编程逻辑器件(CPLD)1.逻辑块逻辑块由三部分组成。7.3.1

CPLD的结构(1).可编程乘积项阵列

n个输入产生n个变量乘积项。一般一个宏单元对应5个乘积项。例如：Xilinx公司XG9500系列：一个逻辑块中乘积项输入变量36个，宏单元18个，有90个36变量乘积项，5×18=90。(2).乘积项分配和宏单元不同型号的CPLD器件，乘积项分配和宏单元电路结构不完全相同，但要实现的功能大体相同。第四十一页，共51页。7.3

复杂可编程逻辑器件(CPLD)2.可编程内部连线可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和I/O块之间的连接。7.3.1

CPLD的结构

连线区的可编程连接一般由E2CMOS管实现。当E2CMOS管被编程为导通时，纵线和横线连通；未被编程为截止时，两线则不通。第四十二页，共51页。7.3

复杂可编程逻辑器件(CPLD)3.I/O单元

I/O单元是CPLD外部封装引脚和内部逻辑间的接口。每个I/O单元对应一个封装引脚，对I/O单元编程，可将引脚定义为输入、输出和双向功能。7.3.1

CPLD的结构引脚输入输出第四十三页，共51页。7.3

复杂可编程逻辑器件(CPLD)CPLD的各种逻辑功能实现，都是由其内部的可编程单元控制的。编程过程就是将编程数据写入这些单元的过程。这一过程也称为下载（Download）或配置（Configure）。目前，绝大多数CPLD器件具有ISP功能。不同厂商生产的CPLD，ISP接口不完全相同，但基本上都支持JTAG标准编程。

JTAG下载线有两种：并行接口，USB接口。7.3.2

CPLD编程简介并行接口USB接口转换器第四十四页，共51页。7.3

复杂可编程逻辑器件(CPLD)以Altera公司EP