Altera发布第三代带收发器的FPGA-新品速递

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10月25日，Altera公司发布StratixIIGX——第三代带有嵌入式串行收发器的FPGA。StratixIIGXFPGA针对信号完整性进行设计，为日益增长的高速串行收发器应用和协议提供了完整的可编程解决方案。StratixIIGXFPGA整合了业界速度快、密度的FPGA架构，低功耗收发器数量高达20个，工作速率在622Mbps至6.375Gbps之间，满足了当今和未来高速设计的需求。

Altera根据客户需求和今后的协议发展趋势，仔细选择了StratixIIGX收发器的数据范围。收发器模块全面支持多种广泛应用的协议，包括PCIExpress、串行数据接口(SDI)、XAUI、SONET、千兆以太网、SerialLiteII、SerialRapidIO和通用电气接口6Gbps长距离和短距离(CEI-6G-LR/SR)等，节省了宝贵的逻辑资源，简化了协议支持。此外，设计人员利用Altera完整的系统解决方案(IP)、系统模型、参考设计、信号完整性工具和支持附件等），可迅速高效的完成设计。

据介绍，StratixIIGXFPGA所具有的特性可帮助设计人员简化其高速协议系统设计。这些特性包括：

多吉比特收发器模块：StratixIIGXFPGA提供20个全双工通道，直接工作在622Mbps至6.375Gbps之间，采用过采样技术，可工作在270Mbps上。

信号完整性：StratixIIGX收发器采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且，通过改进的封装和芯片设计优化技术，可设计实现标准I/O同类的信号完整性。

低功耗收发器：StratixIIGXFPGA收发器每通道6.375Gbps时，功耗仅为225mW，不到相近竞争FPGA的一半。

灵活的收发器PLL和时钟模式：StratixIIGXFPGA在四个区域布置其收发器，每个由两个不同的时钟源驱动，每个时钟源可采用一个高速和一个低速锁相环(PLL)。这种时钟和PLL组合支持四种不同的数据速率，与竞争器件采用的单个PLL相比，能够极大的降低功耗。

等价逻辑单元(LE)数量高达132,540，嵌入式存储器达到6.7Mbits：StratixIIGX器件的高密度嵌入式存储器完善了收发器的性能，提高了带宽。

业界一流的FPGA架构：采用TSMC的成熟90nm工艺技术，StratixIIGX系列与StratixIIFPGA系列的FPGA架构相同，都具有成熟的密度、性能、逻辑效率和设计安全性。

Altera产品和协作营销副总裁DannyBiran说：“客户已经充分了解了前代StratixGX系列优异的信号完整性以及StratixII系列的性能和密度优势。在StratixIIGXFPGA中，我们扩展了这些器件系列的特性，以满足今后几年的市场需要。系统工程师采用StratixIIGXFPGA以及我们针对其构建的完整解决方案，能够为高速设计开辟高效、低风险的开发途径。”

TycoElectronics半导体业务经理JohnD’Amborsia说：“我们同Altera在开发和相关工具上的合作已经产生了非常好的结果，实现了串行互联的建模、设计和制造。客户坚持使用推荐的StratixIIGXFPGA和Tyco互联解决方案设计方法，将终得到优异的信号完整性。”

Altera将于年季度提供StratixIIGX器件系列个型号的工程样片。用户现在可以采用HSPI