第五章-MOS集成电路版图设计

第五章-MOS集成电路版图设计第一页，共42页。§5.4MOS集成电路版图举例

5.4.1硅栅CMOS反相器的输入保护电路

5.4.2铝栅工艺CMOS反相器版图举例5.4.3硅栅NMOS反相器版图举例5.4.4硅栅CMOS与非门版图举例§5.5版图设计技巧

4.5.1动态CMOS电路第二页，共42页。根据用途要求确定系统总体方案，工艺设计根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件。电路设计根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行计算与模拟仿真，决定电路中各器件的参数（包括电参数、几何参数等）版图设计按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。将GDSII或CIF数据包发给Foundry，生成PG带，制作掩模版工艺流片中测，划片封装，终测第三页，共42页。§5.1MOS集成电路的寄生效应5.1.1寄生电阻MOSIC尤其是Si栅MOS电路中，常用的布线一般有金属、重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅化物几种。由于其特性、电导率的差异，用途也有所不同。随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成为制约IC速度提高的主要因素之一。1、互连延迟长互连情况下，寄生分布阻容网络可等效如图5.1所示。其中：r，c–单位长度的电阻、电容（/m、F/m）L–连线总长度第四页，共42页。图5.1寄生分布阻容网络等效电路令：d

–连线厚度；W

–连线宽度；

–电阻率；tox

–连线间介质厚度；扩散层=1/(Nq)。

（5.1）节点i的电位Vi响应与时间t的关系：

（5.2）分布模型第五页，共42页。当L0，有：（5.3）近似处理，求解得：

（5.4）若，则有：（5.5）第六页，共42页。图5.2集总模型等效电路

集总模型集总模型即将整个长连线等效为一总的R总、C总（5.6）例5.1已知采用1m工艺，n+重掺杂多晶硅互连方块电阻R=15/，多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。

求互连长度为1mm时所产生的延迟。第七页，共42页。图5.3由边际电场效应产生的寄生电容

实际上互连系统的寄生电容还有边际电场形成的电容Cff­(FringingField)。随着尺寸的不断缩小，Cff往往可与面积电容相比拟，不可忽略不计。第八页，共42页。对于1mCMOS工艺，单位长度Cff如下表所示。表5.1不同连线层与衬底间的Cff

第九页，共42页。2、导电层的选择选用导电层时应注意：（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽度，只有在连线交叉“过桥”时，才考虑其他导电层。（2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源布线。（3）通常应使晶体管等效电阻远大于连线电阻，以避免出现电压的“分压”现象，影响电路正常工作。（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响。扩散层与衬底间电容较大，很难驱动；在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。

第十页，共42页。5.1.2寄生电容

MOS电路中，除了由互连系统造成的分布电容之外，还存在许多由于MOSFET结构特点所决定的寄生电容。(见教材图5-2，P111)。其中：

CMOS

–单位面积栅电容=COX，节点电容的主要组成部分5m工艺，TOX=1000Å，COX0.345fP/m21m工艺，TOX=200Å，COX1.725fP/m2

CMNT

–Al-栅氧-n+区之间的电容（CMOS）

CM

–Al-场氧-衬底间的电容（CMOS/10）

CMN

–Al-场氧-n+区之间的电容（23CM）

Cpn

–D、S与衬底之间的pn结电容（Nsub，

Cpn）

CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：Cm=(1+KV)CGD，KV为电压放大系数。第十一页，共42页。5.1.3寄生沟道当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。预防措施：图5.4寄生沟道形成示意图

（1）增厚场氧厚度t´OX，使V´TF，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。第十二页，共42页。（2）对场区进行同型注入，提高衬底浓度，使V´TF。但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。（3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/L，ron，但这样将使芯片面积，集成度。第十三页，共42页。5.1.4CMOS电路中的闩锁效应(Latch-up)CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会出现。1、寄生可控硅结构的形成图5.5CMOS反相器剖面图和寄生可控硅等效电路

第十四页，共42页。（1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的反向漏电流，T1、T2截止。（2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电流，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈值电压，T1导通，通过RW吸收电流。当RW上压降足够大，T2导通，从而使VDD、VSS之间形成通路，并保持低阻。当npnpnp>1，则发生电流放大，T1、T2构成正反馈，形成闩琐，此时，即使外加电压撤除仍将继续保持，VDD、VSS间电流不断增加，最终导致IC烧毁。（3）诱发寄生可控硅触发的三个因素：

T1、T2管的值乘积大于1，即npnpnp>1。

T1、T2管EB结均为正向偏置。

电源提供的电流维持电流IH。第十五页，共42页。（4）诱发闩琐的外界条件：

射线瞬间照射，强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。2、防止闩琐的措施版图设计和工艺上的防闩锁措施使T1、T2的，npnpnp«1。工艺上采取背面掺金，中子辐射电子辐照等降低少子寿命。

减少RS、RW使其远小于Ren、Rep。版图中加保护环，伪集电极保护结构，内部区域与外围分割。增多电源、地接触孔的数目，加粗电源线、地线对电源、地接触孔进行合理布局，减小有害的电位梯度。第十六页，共42页。增多电源、地接触孔的数目，加粗电源线、地线对电源、地接触孔进行合理布局，减小有害的电位梯度。

输入输出保护

采用重掺杂衬底上的外延层，阱下加p+埋层。

制备“逆向阱”结构。

采用深槽隔离技术。器件外部的保护措施

电源并接稳压管。

低频时加限流电阻(使电源电流<30mA)

尽量减小电流中的电容值。(一般C<0.01F)第十七页，共42页。3、注意事项：输入电压不可超过VDDVSS范围。输入信号一定要等VDDVSS电压稳定后才能加入；关机应先关信号源，再关电源。不用的输入端不能悬浮，应按逻辑关系的需要接VDD或VSS第十八页，共42页。§5.2MOS集成电路的工艺设计5.2.1CMOSIC的主要工艺流程1、Al栅CMOS工艺流程衬底制备(n-Si­,<100>晶向,[Na+]=1010cm-2,=36cm)一次氧化p-阱光刻MK1注入氧化p-阱B离子注入p-阱B再分布p+区光刻MK2B淀积p+硼再分布n+区光刻MK3磷淀积磷再分布PSG淀积增密(800100nm厚的SiO2，2.5%的P2O5)栅光刻MK4栅氧化P管调沟注入光刻MK5P管调沟硼注入N管调沟注入光刻MK6N管调沟磷注入注入退火引线孔光刻MK7蒸发Al(1.2m)反刻AlMK8Al-Si合金化长钝化层(含23%P2O5的PSG，800100nm)钝化孔光刻MK9前工序结束。第十九页，共42页。2、多晶硅栅NMOS工艺流程（1）衬底制备典型厚度0.40.8mm，

=75125mm(3”

5”)

NA=10151016cm-3

=252cm（2）预氧在硅片表面生长一层厚SiO2，以保护表面，阻挡掺杂物进入衬底。（3）涂光刻胶涂胶，甩胶，(几千转/分钟)，烘干(100℃)固胶。

第二十页，共42页。（4）通过掩模版MASK对光刻胶曝光正胶曝光部分分解，被显影负胶曝光部分聚合，被保留（5）刻有源区掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉；再将下面的SiO2用HF刻蚀掉，露出硅片表面。

（6）淀积多晶硅除净曝光区残留的光刻胶(丙酮)，在整个硅片上生长一层高质量的SiO2(约1000Å)，即栅氧，然后再淀积多晶硅(12m)。第二十一页，共42页。（7）通刻多晶硅，自对准扩散自对准工艺–用多晶硅版刻出多晶硅图形，再用有源区版刻掉有源区上的氧化层，高温下以n型杂质对有源区进行扩散(1000℃左右)。此时耐高温的多晶硅和下面的氧化层起掩蔽作用

（8）刻接触孔在硅片上再生长一层SiO2，用接触孔版刻出接触孔。第二十二页，共42页。（9）反刻Al除去其余的光刻胶，在整个硅片上蒸发或淀积一层Al(约1m厚)，用反刻Al的掩模版反刻、腐蚀出需要的Al连接图形。（10）刻钝化孔生长一层钝化层(如PSG)，对器件/电路进行平坦化和保护。通过钝化版刻出钝化孔(压焊孔)。如果要形成耗尽型NMOS器件，只需在第(5)、(6)步之间加一道掩模版，进行沟道区离子注入。图5.6硅栅NMOS工艺流程示意图第二十三页，共42页。NMOS工艺流程的实质性概括：P型掺杂的单晶硅片上生长一层厚SiO2。MK1–刻出有源区或其他扩散区（薄氧化版/扩散版）。MK2–形成耗尽型器件时，刻出离子注入区。MK3–刻多晶硅图形（栅、多晶硅连线）。以多晶硅栅为掩模，进行D、S的自对准扩散。MK4–刻接触孔。MK5–反刻Al。MK6–刻钝化孔（压焊点窗口）第二十四页，共42页。3、硅栅CMOS工艺（1）P阱CMOS工艺流程MK1–P阱版，确定P阱深扩散区域(注入剂量11013cm-2，能量60KeV)

MK2–确定薄氧化区，即有源区。

MK3–多晶硅版。

MK4–P+版，和MK2一起确定所有的P+扩散区域(一般为B注入，41014cm-221015cm-2，6080KeV)。MK5–N+版，确定所有的N+区域(磷注入：8101441015cm-2，6080KeV)第二十五页，共42页。

MK6–确定接触孔。实际上在此之前，一般先作PSG磷硅玻璃回流平坦化（40008000Å）。刻出接触孔后，下一步蒸Al前，要用H2SO4+H2O2液加5%HF氢氟酸清洗，确保Al与Si的良好接触和与SiO2的良好附着。

MK7–反刻Al，确定金属层的连接图形。

MK8–刻钝化孔，露出向外引线的压焊点。钝化层通常用PECVD实现：1000ÅSiO2+4000ÅPSG+1000ÅSiO2或50007000ÅSi3N4

第二十六页，共42页。（2）N阱CMOS工艺以Berkeley大学N阱CMOS工艺为例，介绍N阱CMOS工艺流程。确定磷注入的N阱区域生长栅氧，淀积Si3N4刻出P型衬底上面的薄氧层，露出NMOS有源区窗口在需要厚氧的区域，Si3N4被有选择性地刻蚀掉（等离子刻蚀或RIE）Mask1N阱区Mask2NMOS有源区第二十七页，共42页。Mask3PMOS有源区用硼（B）作P型场注入N阱上的Si3N4被选择性地刻蚀掉，露出场区用磷作N型场注入刻蚀掉剩余的Si3N4层刻出N阱上面的薄氧层，露出PMOS有源区窗口第二十八页，共42页。调沟注入在整个硅片上淀积重掺杂的N型多晶硅刻N沟MOS多晶硅栅砷（As）注入，在未被多晶硅覆盖的衬底区域形成n+区Mask4NMOS栅第二十九页，共42页。刻P沟MOS多晶硅栅，引入硼注入，形成P+区整个硅片上淀积厚氧化层确定接触孔淀积Al，形成互联图形长钝化层，并刻出钝化孔，露出压焊点Mask5PMOS栅Mask6接触孔Mask7金属Mask8钝化第三十页，共42页。4、硅的局部氧化工艺Si3N4(氨气氛中硅烷SiH4还原法生长)只能被缓慢氧化，因此可用来保护下面的硅不被氧化。选择性腐蚀氮化硅(180℃左右的磷酸)后，留下氧化物图形。图5.7局部氧化示意图

由SiSiO2时，SiO2的体积约增大为Si体积的2.2倍。因此，氧化物边缘台阶只有常规平面工艺的一半，有助于金属布线的连续性。

第三十一页，共42页。图5.8等平面工艺的实现如采用预腐蚀（腐蚀液：HF+HNO3+H2O或醋酸稀释）局部氧化，则：以Si3N4为掩模，在下一步进行氧化前将露出的Si有选择地腐蚀掉一部分，减少Si的量，可使氧化后的表面与未氧化的Si表面基本保持在同一平面（除在窗口附近稍有起伏）等平面工艺。

采用LOCOS工艺，与浅结工艺结合，可起到较好的隔离表面漏电流的作用，并能较好地实现硅片表面平坦化，有利于金属布线。

第三十二页，共42页。LOCOS工艺的缺点：氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，因此通常在生长氮化物之前先长一层薄的氧化物（几十Å），降低因晶格失配导致的高位错密度。但这层薄氧化物的存在，使氮化物边缘下面产生一些氧化，形成一锥形的氧化物穿进将成为窗孔的区域，形似鸟嘴“BirdBeak”。当氮化层被腐蚀掉后，此“鸟嘴”仍可能保留，在浅扩散时，将阻挡杂质进入Si衬底内，使硅的有效使用面积降低。

图5.9“鸟嘴”的形成另一方面，“鸟嘴”将使MOS管实际的沟道宽度W减小，导致IDS比设计值偏低，并产生阈值电压VT随W减小迅速升高形成所谓“窄沟效应”。第三十三页，共42页。5.2.2体硅CMOS工艺设计中阱工艺的选择1、P阱工艺发展较早，技术较成熟。轻掺杂的N型衬底上作PMOS，P阱内作NMOS，使VTP、VTN的匹配较易调整。P阱衬底浓度(ND)较高，使n降低，PMOS衬底浓度NA较低，p有所提高，有利于P管、N管性能匹配。

2、N阱工艺P型衬底作n-阱，与E/DNMOS工艺兼容。轻掺杂P型衬底上的NMOS载流子迁移率n提高，尤其适合用在动态CMOS、P-E逻辑、多米诺逻辑中。第三十四页，共42页。3、双阱工艺在高浓度n+衬底上生长高阻外延层（接近半绝缘状态），可分别作N阱、P阱，闩锁效应得到抑制。由双阱工艺思想发展到绝缘衬底上的CMOS技术–SOI(SiliconOnInsulator)。