常用时序模块课件

第五章常用时序模块§5-2MSI计数器及应用§5-3MSI移位寄存器及应用§5-4半导体存储器本章小结§5-1时序逻辑电路概述

定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。

电路构成：存储电路（主要是触发器，必不可少）组合逻辑电路（可选）。时序逻辑电路的状态是由存储电路来记忆和表示的。时序逻辑电路的结构框图§5-1时序逻辑电路概述

按各触发器接受时钟信号的不同分类：

同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。

异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。

本章内容提要：

时序逻辑电路基本概念、时序逻辑电路的一般分析方法；异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理；重点介绍几种中规模集成器件及其应用、介绍基于功能块分析中规模时序逻辑电路的方法。部分常用集成计数器1.74LS290的外引脚图、逻辑符号及逻辑功能74LS2902－5－10进制计数器(a)外引脚图(b)逻辑符号输出CP输入异步置数异步2—5—10进制计数器74LS290/74LS90

74LS290功能表CP1-Q3Q2Q1

5进制CP0-Q02进制

CP下降沿有效

2．基本工作方式（1）二进制计数：将计数脉冲由CP0输入，由Q0输出二进制计数器计数顺序计数器状态CP0Q00011202．基本工作方式（3）8421BCD码十进制计数：将Q0与CP1相连,计数脉冲CP由CP0输入8421BCD码十进制计数器计数计

数

器

状

态顺序Q3Q2Q1Q000000100012001030011401005010160110701118100091001100000二进制五进制2．基本工作方式

（4）5421BCD码十进制计数：把CP0和Q3相连，计数脉冲由CP1输入5421BCD码十进制计数器计数计

数

器

状

态顺序Q0Q3Q2Q100000100012001030011401005100061001710108101191100100000五进制二进制②构成六进制计数器六进制计数器先构成8421BCD码的10进制计数器；再用脉冲反馈法，令R0A＝Q2、R0B＝Q1。当计数器出现0110状态时，计数器迅速复位到0000状态，然后又开始从0000状态计数，从而实现0000～0101六进制计数。

计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。

一般集成计数器都设有级联用的输入端和输出端。异步计数器实现的方法：低位的进位信号→高位的CP端

①先用级联法②再用脉冲反馈法（2）构成大容量计数器

附：用级联（相当于串行进位）法实现N进制计数器的方法（异步）。这样构成的N进制计数器的计数状态将保留M1进制计数器的特点。7490构成四十五制进计数器M=45=9×5，可以先构成九进制和五进制计数器，然后级联构成四十五进制计数器，电路如图所示。其中右侧7490构成九进制计数器，左侧7490构成五进制计数器。用7490构成四十五进制计数器电路7490构成八十五进制计数器1.74LS161的逻辑符号74LS161的外引线图

状态输出74LS161的逻辑符号并行输入CP输入同步4位二进制计数器74LS161/74LS163

74LS161的时序图(1).异步清零：当R=0，输出“0000”状态。与CP无关(2).同步预置：当R=1，LD=0，在CP上升沿时，输出端即反映输入数据的状态(3).保持：当R=LD=1时，各触发器均处于保持状态(4).计数：当LD=R=P=T=1时，按自然二进制计数。若初态为0000,15个CP后，输出为“1111”，进位QCC=TQAQBQCQD=1；第16个CP作用后，输出恢复到初始的0000状态，QCC=0

2、逻辑功能输入 输出CP R LD P(S1) T(S2) ABCD QAQBQCQDФ 0 Ф Ф Ф ФФФФ 0000↑ 1 0 Ф Ф ABCD

ABCDФ 1 1 0 Ф ФФФФ 保持Ф 1 1 Ф 0 ФФФФ 保持↑

1 1 1 1 ФФФФ 计数↑CT74163功能表比较四位二进制同步计数器CT74163异步清零同步预置保持计数CT74161同步清零同步预置保持计数返回（1）同步二进制加法计数3．应用举例实现四位二进制加法计数74LS161构成十进制计数器改变D3D2D1

D0的状态，可以实现其它进制计数。令D3D2D1

D0＝0110利用进位输出CO取状态1111

实现十进制计数（0110到1111）用74LS161构成从0开始计数的十进制计数器改变与非门的输入信号，可以实现其它进制计数。令D3D2D1

D0＝0000利用与非门拾取状态1001可实现从0开始计数的十进制计数（0000到1001）电路的工作波形用74LS161构成从0开始计数的十进制计数器改变与非门的输入信号，可以实现其它进制计数。利用与非门拾取状态1010实现十进制计数（0000到1001）用74163构成从0开始计数的10进制计数器（3）利用多片74LS161实现大容量计数①先用级联法计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。一般集成计数器都设有级联用的输入端和输出端。

同步计数器实现的方法：低位的进位信号→高位的保持功能控制端（相当于触发器的T端）

有进位时，高位计数功能T＝1；无进位时，高位保持功能T＝0。用两片CT74LS161级联成16×16进制同步加法计数器

低位片高位片在计到1111以前，CO1＝0，高位片保持原状态不变在计到1111时，CO1＝1，高位片在下一个CP加一②再用脉冲反馈法例：用两片74LS161级联成五十进制计数器00100011实现从00000000到00110001的50进制计数器十进制数50对应的二进制数为00110010

二~二百五十六进程程控计数器电路例如，要构成模M=200的计数器，需要2片74163，预置数Y=162-200=56=(00111000)2即在上图电路中，左侧74163的DCBA接0011，右侧74163的DCBA接1000。功能表同步十进制可逆计数器74LS192

逻辑符号特点：

①双时钟输入CPU

、CPD，上升沿有效。

②异步清0端CLR，

高电平有效。

③异步预置控制端LD，低电平有效。

④进位输出CO、借位输出BO分开。使用方法74192有清0和置数功能，因此同样可以使用反馈清0法或反馈预置法来构成任意进制计数器。1)反馈清0法构成M进制计数器74192是异步清0，使用反馈清0法构成加法计数器的方法与7490相同，即遇M清0。构成减法计数器时，使用0和后面M-1个状态构成计数循环，遇10-M状态清0。2)反馈预置法构成M进制计数器74192构成的两种八进制加法计数器(a)使用前面8个状态；(b)使用后面8个状态Y=10k-M-1级联扩展一百进制可逆计数器电路计数器的应用1、分频2、计时3、脉冲分配4、产生周期序列信号分频8分频器电路脉冲分配8路脉冲分配器电路及工作波形(a)电路；(b)工作波形产生周期序列信号7位巴克码产生器电路设计一个(周期性)巴克码序列1110010产生器。§5-3MSI移位寄存器及应用4位双向移位寄存器74194移位寄存器的应用1.功能描述4位双向移位寄存器74194双向移位寄存器74LS194逻辑符号CLR：异步置零端；S1、S0：工作方式控制端；A、B、C、D：并行数据输入端；QA、QB、QC、QD：并行数据输出端；SR：右移串行数据输入端；SL：左移串行数据输入端；CP：移位脉冲输入端74194功能表

结论：清零功能最优先（异步方式）。计数、移位、并行输入都需CP的↑到来（同步方式）工作方式控制端S1S0区分四种功能。

S1S0=11并行置数S1S0=01右移S1S0=10左移S1S0=00保持原态2.移位寄存器的应用（1）实现数据格式的串/并和并/串变换（1）7位串/并变换电路（2）7位并/串变换电路（2）构成序列检测器

用74194实现“1101”序列检测器，允许输入序列码重叠。

“1101”序列检测器（3）构成移位型计数器

移位型计数器的三种类型：环形计数器-----模n扭环形计数器-----模2n

变形扭环形计数器-----模2n-1移位型计数器的基本结构(a)环形；(b)扭环形；(c)变形扭环形

用74194实现八进制扭环形计数器，并画出它们的全状态图。八进制扭环形计数器(a)电路；(b)全状态图

用74194实现七进制变扭环形计数器，并画出它们的全状态图。七进制变形扭环形计数器(a)电路；(b)全状态图用74194实现自启动八进制扭环形计数器，并画出它们的全状态图。自启动八进制扭环形计数器(a)电路；(b)全状态图半导体存储器的分类半导体存储器时序电路任何时刻的输出不仅与当时的输入信号有关，而且还和电路原来的状态有关。从电路的组成上来看，时序逻辑电路一定含有存储电路（触发器）。

时序逻辑电路的功能可以用状态方程、状态转换表、状态转换图或时序图来描述。

数码寄存器是用触发器的两个稳定状态来存储0、1数据，一般具有清0、存数、输出等功能。

移位寄存器除具有数码寄存器的功能外，还有移位功能。由于移位寄存器中的触发器一定不能存在空翻现象，所以只能用主从结构的或边沿触发的触发器组成。移位寄存器还可实现数据的串行-并行转换、数据处理等。本章小结

对各种集成寄存器和计数器，应重点掌握它们的逻辑功能，对于内部电路的分析，则放在次要位置。现在已生产出的集成时序逻辑电路品种