微机原理与接口技术-章

微机原理与接口技术_章第1页，共50页，2023年，2月20日，星期六内容提要8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序第二章8086系统结构2023/4/212第2页，共50页，2023年，2月20日，星期六复习2023/4/213第3页，共50页，2023年，2月20日，星期六第二章8086系统结构由于制造工艺的原因，微处理器的结构方面所受的限制①引脚数限制：（出于工艺和成本考虑）8086：40脚80386：132脚80486：168脚②芯片面积限制：增大芯片面积，成本增加，反而使产品合格率下降，因此不能盲目增大芯片面积。③器件速度限制：目前微处理器采用MOS工艺，可以提高集成度，降低功耗，但速度较馒、负载能力较弱。概述

第二章8086系统结构

——概述2023/4/214第4页，共50页，2023年，2月20日，星期六16位微处理器基本结构具有如下特点①引脚功能复用提高引脚利用率。如：数据双向传输可由“读／写”信号来控制，决定数据处于输入还是输出状态。②单总线、累加器结构由于芯片面积限制，使微处理器内部寄存器的数目，数据通路位数受到限制。因此绝大多数微处理器内部采用单总线、累加器为基础的结构

。③可控三态电路采用可控三态电路与总线相连，当微处理器外部总线同时连接多个部件，可避免总线冲突和信号串扰，不工作器件所连的三态电路处于高阻状态。④总线分时复用地址总线和数据总线使用了相同的引脚，节省了引脚，但操作时间增加了。第二章8086系统结构

——概述2023/4/215第5页，共50页，2023年，2月20日，星期六InteL8086CPU16位微处理器，外型为双列直插式，有40个引脚；时钟频率有3种： 8086型微处理器为5MHz， 8086—2型为8MHz， 8086—I型为10MHz；8086CPU有16根数据线和20根地址线，直接寻址空间为220，即为1M字节。8088CPU内部结构与8086基本相同（但对外数据总线只有8条，称为准16位微处理器)。第二章8086系统结构

——概述2023/4/216第6页，共50页，2023年，2月20日，星期六§2-18086CPU结构

一、8086CPU内部结构

回顾：一般CPU结构§2-1

8086CPU结构

——8086CPU内部结构2023/4/217第7页，共50页，2023年，2月20日，星期六一、8086CPU内部结构：BIU和EU并行工作

§2-1

8086CPU结构

——8086CPU内部结构2023/4/218第8页，共50页，2023年，2月20日，星期六总线接口部件BIU（BusInterfaceUnit）

⑴功能

物理地址形成、取指令、指令排队、读／写操作数、总线控制。

⑵组成

16位段地址寄存器16位指令指针寄存器20位物理地址加法器总线控制逻辑6字节指令队列

⑶工作过程

形成物理地址，发读信号（/RD），取指令送入指令队列。§2-1

8086CPU结构

——8086CPU内部结构2023/4/219第9页，共50页，2023年，2月20日，星期六指令执行部件EU(ExecutionUnit)

⑴功能

指令译码、执行指令。⑵组成

算术逻辑运算单元ALU标志寄存器PSW寄存器组EU控制器⑶工作过程

从BIU的指令队列取得指令、进行译码、执行指令。

§2-1

8086CPU结构

——8086CPU内部结构2023/4/2110第10页，共50页，2023年，2月20日，星期六寄存器的作用：存放运算过程中所需要的操作数地址、操作数及中间结果。寄存器的特点：存取速度比存储器快得多。寄存器的分类：通用寄存器组指针和变址寄存器段寄存器指令指针及标志位寄存器CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150§2-1

8086CPU结构

——寄存器结构二、寄存器结构

2023/4/2111第11页，共50页，2023年，2月20日，星期六目的变址寄存器DestinationIndexSIDIBPSPAX

累加器AccumulatorBX基址寄存器BaseCX

计数寄存器CountDX

数据寄存器DataAHBHCHDHALBLCLDLIPPSWDSESSSCS数据段寄存器DataSegment附加段寄存器ExtraSegment堆栈段寄存器StackSegment代码段寄存器CodeSegment状态标志寄存器ProcessorStatusWord指令指针寄存器InstructionPointer变址寄存器段寄存器控制寄存器通用寄存器源变址寄存器SourceIndex基址指针寄存器BasePoint堆栈指针寄存器StackPoint指针寄存器数据寄存器§2-1

8086CPU结构

——寄存器结构2023/4/2112第12页，共50页，2023年，2月20日，星期六AXBXCXDXAHBHCHDHALBLCLDL通用寄存器15870累加器基址寄存器计数寄存器数据寄存器通用寄存器§2-1

8086CPU结构

——寄存器结构有4个l6位通用寄存器：AX、BX、CX、DX，即累加器、基址寄存器、计数寄存器、数据寄存器，存放16位数据或地址。也可分为8个8位寄存器：低8位是AL、BL、CL、DL；高8位为AH、BH、CH、DH，只能存放8位数据不能存放地址。但某些通用寄存器用作专门用途。如表2-1所示。2023/4/2113第13页，共50页，2023年，2月20日，星期六§2-1

8086CPU结构

——寄存器结构MULDL；AX←AL*DLXLAT；BX:表首地址；AL:偏移量MOVS；SI:源串指针；DI:目的串指针；

PUSH；POP；2023/4/2114第14页，共50页，2023年，2月20日，星期六CSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器段寄存器1502.段寄存器§2-1

8086CPU结构

——寄存器结构▲4个16位段寄存器：代码段寄存器CS、数据段寄存器DS、堆栈段寄存器SS、附加段寄存器ES。▲作用：给出相应逻辑段的首地址，即“段基址”。

CS：存放可执行的指令代码；DS：存放操作的数据；ES：存放操作的数据；SS：开辟为程序执行中所要用的堆栈区；▲物理地址的形成：16×段基址+段内偏移地址例1．已知：代码段寄存器CS存放当前代码段基地址，且CS＝2000H，指令指针寄存器IP存放了下一条要执行指令的段内偏移地址，且IP＝1000H。求该指令存放的物理地址。解：指令存放的物理地址=16×CS+IP=21000H2023/4/2115第15页，共50页，2023年，2月20日，星期六3.指针和变址寄存器SPBPSIDI堆栈指针寄存器基址指针寄存器源编址寄存器目的编址寄存器指针和变址寄存器150§2-1

8086CPU结构

——寄存器结构4个16位寄存器：用于堆栈操作和变址运算，存放段内地址偏移量。▲BP、SP称为指针寄存器，与SS联用。例1：MOVAX，[BP] ；寄存器间接寻址，物理地址=16×SS+BP例2：PUSH/POPAX ；在堆栈段内（SS），SPSP-2，指向栈顶

▲SI、DI称为变址寄存器，与DS联用。例3：MOVAX，[SI]（或[DI]） ；物理地址=16×DS+SI（或DI）

▲在串指令中，SI、DI均为隐含寻址。例4：MOVS目的串（DI/ES），源串（SI/DS）SI与DS联用，DI与ES联用。2023/4/2116第16页，共50页，2023年，2月20日，星期六IP指令指针寄存器150指令指针寄存器IP§2-1

8086CPU结构

——寄存器结构▲16位寄存器：存放将要执行的下一条指令在现行代码段中的偏移地址。

注意：

8086程序不能直接访问IP，但可以由某些指令修改：中断指令、调用指令、跳转指令。

2023/4/2117第17页，共50页，2023年，2月20日，星期六PSW标志寄存器150标志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCF状态标志(6个)：CF、PF、AF、ZF、SF、OF，表示运算后结果的状态特征，影响后面的操作。

控制标志(3个)：TF、IF、DF，控制CPU操作。

§2-1

8086CPU结构

——寄存器结构2023/4/2118第18页，共50页，2023年，2月20日，星期六1511109876543210OFDFIFTFSFZFAFPFCFCF

(CarrvFlag)：进位标志位

最高位有进位或借位时，CF＝1。PF(ParityFlag)：奇偶校验标志位

本次运算结果中有偶数个“1”时，PF＝1；有奇数个“1”时，PF＝0。AF(AuxiliaryFlag)：辅助进位标志位

低4位向高4位进化或借位时，AF＝1。AF一般用在BCD码运算中。ZF(ZeroFlag)：全零标志位

本次运算结果为0时，ZF＝1；否则ZF＝0。SF(SignFlag)：符号标志位

本次运算结果的最高位为1时，SF＝1，结果为负；否则SF＝0，结果为非负。§2-1

8086CPU结构

——寄存器结构OF(OverflowFlag)：溢出标志位本次运算过程中产生溢出时，OF＝1。符号数范围为-128~+127，字运算结果的范围为-32768~+32767，超过此范围为溢出。

2023/4/2119第19页，共50页，2023年，2月20日，星期六1511109876543210OFDFIFTFSFZFAFPFCFTF(TrapFlag)：单步标志位设置单步工作方式。TF＝1时，每执行一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。IF(InterruptFlag)：中断标志位

IF＝1时，允许CPU响应可屏蔽中断；IP＝0时，CPU不响应外设有中断申请。DF(DirectionFlag)：方向标志位

控制串操作指令中地址指针变化方向。DF＝0，地址指针自动增量；DF＝1，地址指针自动减量。STD指令使DF置“1”，CLD指令使DF置“0”。§2-1

8086CPU结构

——寄存器结构例将5394H与-777FH两数相加，运算结果为：一23EBH。解：结果的标志位为：CF＝0、PF＝1、AF＝0、ZF＝0、SF＝1、OF＝0。

2023/4/2120第20页，共50页，2023年，2月20日，星期六§2-28086CPU的引脚及其功能

概述8086／8088CPU芯片：

16条数据线、20条地址线（低16位和数据线复用）、17根控制线、电源和地线。封装：双列直插式。8086／8088的工作模式：

最小模式（单机系统）：系统中所需要的控制信号全部由8086直接提供；

最大模式（多处理机系统）：系统中所需要的控制信号由总线控制器8288提供。24~31脚在两种工作模式中具有不同的功能。

§2-2

8086CPU的引脚及其功能

——概述2023/4/2121第21页，共50页，2023年，2月20日，星期六本节主要内容：8086CPU在最小模式中的引脚定义8086CPU在最大模式中的引脚定义8088和8086CPU的不同之处通用寄存器组（8个16位寄存器）专用寄存器组ALUFLAGS总线接口控制电路六字节指令队列2BHE/S7A19/S6～A16/S3AD15～

AD0INTARDWRDT/RDENALETESTINTRNMIRQ/GTHOLDHLDALOCKQS0QS1S2S1S03CLKRESETREADYMN/MXGND总线接口单元指令执行单元§2-2

8086CPU的引脚及其功能

——概述2023/4/2122第22页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920AD15~

AD0(AddressDataBus)16条地址／数据总线分时复用三态双向分时复用：在总线周期T1状态，A15~A0；在总线周期T2~T4状态，D15~D0；三态双向：传送地址时三态输出，传送数据时三态双向输入／输出，在中断响应及系统总线‘保持响应’周期，高阻状态。一、最小模式中的引脚定义§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2123第23页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920A19／S6~

A16／S3(Address/Status)分时复用：T1状态：A19~A16+A15~A0地址；T2~T4状态：S6~S3输出状态信息。地址／状态线分时复用三态输出当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2124第24页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD2AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920S4S3当前正在使用的段寄存器00ES01SS10CS,或不需要使用段寄存器（I/O，INT）11DST2~T4状态：S6=0：表明8086当前连在总线上；S5=0：禁止一切可屏蔽中断；S5=1：允许可屏蔽中断；S4S3：指明当前正在使用的段寄存器§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2125第25页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920BHE／S7(BusHighEnable／Status)高8位数据总线允许／状态信号三态输出低电平有效用作高8位数据D15~D8选通信号。16位数据传送时：在T1状态，BHE＝0时，高8位数据有效；AD0＝0时，低8位数据有效。在T2～T4状态，S7输出状态信息，在“保持响应”周期被置成高阻状态。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2126第26页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920MN／MX(Minimum／Maximum)

最小/最大工作模式选择信号输入接+5V时CPU工作在最小模式，单处理器系统，CPU提供所有总线控制信号；接地时CPU工作在最大模式，CPU的S2~S0提供给总线控制器8288，由8288产生总线控制信号。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2127第27页，共50页，2023年，2月20日，星期六允许CPU读存储器或I/O端口，由M/IO信号（28脚）区分读存储器或I/O端口。在读总线周期的T2、T3、TW状态，RD为低电平。在“保持响应”周期，被置成高阻状态。8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920RD(Read)

读选通信号三态输出低电平有效§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2128第28页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920WR(Write)

写选通信号三态输出低电平有效允许CPU写存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在写总线周期的T2、T3、TW状态，WR为低电平。在DMA方式，被置成高阻状态。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2129第29页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920存储器或I/O端口控制信号三态输出M/IO信号为高电平，CPU正在访问存储器；M/IO信号为低电平，CPU正在访问I/O端口。前一个总线周期的T4本周期的T4状态，M/IO有效；在DMA方式时，M/IO为高阻状态。M／IO(Memory／Inputand0utput)

§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2130第30页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920ALE(AddressLatchEnable)

地址锁存允许信号输出高电平有效地址锁存器8282／8283的片选信号，在T1状态，ALE=1，表示锁存到8282/8283中。注意：ALE信号不能浮空。

§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2131第31页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三态输出低电平有效DEN(DataEnable)数据允许信号在最小模式系统中，用数据收发器8286/8287增加数据驱动能力时，DEN作数据收发器8286/8287的输出允许信号。在DMA工作方式时，高阻状态。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2132第32页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920数据发送／接收控制信号三态输出用来控制数据收发器8286/8287的数据传送方向。DT/R＝1时，CPU发送数据，完成写操作；DT/R＝0时，CPU从外部接收数据，完成读操作。在DMA方式时，被置成高阻状态。DT/R(DataTransmit／Receive)§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2133第33页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920READY(Ready)

准备就绪信号输入高电平有效由存储器或I/O端口发来的响应信号，表示外部设备已准备好可进行数据传送。CPU在每个总线周期的T3状态检测READY信号线，如果是低电平，在T3状结束后，CPU插入一个或几个TW等待状态，直到READY信号有效后，才进入T4状态，完成数据传送过程。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2134第34页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920RESET(Reset)

复位信号输入高电平有效CPU接收到复位信号后，停止现行操作，并初始化。RESET信号至少保持4个时钟周期以上的高电平。复位过程：CPU重启，8086/8088将从地址FFFF0H开始执行指令。通常在FFFF0H单元开始存放一条无条件转移指令，将入口转到引导和装配程序中，实现对系统的初始化，引导监控程序或操作系统程序。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2135第35页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920INTR(InterrupRequest)可屏蔽中断请求信号输入电平触发(或边沿触发)高电平有效当外设接口向CPU发出中断申请时，INTR信号变成高电平。CPU一旦检测到此信号有效，并且中断允许标志位IF＝l，CPU在当前指令执行完后，转入执行中断服务程序。用STI指令，可使IF置“l”，用CLI指令可使IF置“0”。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2136第36页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920INTA(InterruptAcknowIedge)中断响应信号输出低电平有效CPU对外部发来的中断请求信号INTR的响应信号。在中断响应总线周期T2、T3、TW状态，CPU发出两个INTA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线上放中断类型号。

§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2137第37页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920NMI(Non-MaskableInterruptRequest)不可屏蔽中断请求信号输入边沿触发，正跳变有效不受中断允许标志位IF的影响，不能用软件进行屏蔽。NMI引脚一旦收到一个正沿触发信号，在当前指令执行完后，自动引起类型2中断，转入执行类型2中断处理程序。经常处理电源掉电等紧急情况。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2138第38页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920TEST(Test)

测试信号输入低电平有效在CPU执行WAIT指令期间，每隔5个时钟周期对TEST引脚进行一次测试，若测试到TEST为高电平，CPU处于空转等待状态；当测试到TEST有效，空转等待状态结束，CPU继续执行被暂停的指令。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2139第39页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920HOLD(HoldRequest)

总线保持请求信号输入高电平有效在最小模式系统中，共享总线的部件向CPU请求使用总线，要求直接与存储器传送数据。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2140第40页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920HLDA(HoldAcknowledge)总线保持响应信号输出高电平有效CPU一旦测试到HOLD有效，如果CPU允许让出总线，在当前总线周期结束时，在T4状态发出HLDA信号，表示响应这一总线请求，并立即让出总线使用权，将三条总线置成高阻状态。部件获得总线控制权后，可进行DMA数据传送，总线使用完毕HOLD无效。CPU才将HLDA置低。CPU再次获得三条总线的使用权。§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2141第41页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920CLK(Clock)时钟信号输入由8284时钟发生器产生。芯片型号不同，时钟频率不同：8086为5MHz，8086-l为10MHz，8086-2为8MHz。CPU所需电源：Vcc＝+5V。GND为地线。

Vcc(+5V)，GND(地)§2-2

8086CPU的引脚及其功能——最小模式中定义2023/4/2142第42页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920二、在最大模式中的引脚定义

在最大模式中，24~31脚功能重新定义。S2~S0

(BusCycleStatus)在最大模式系统中，由CPU传送给总线控制器8288，8288译码后产生相应的控制信号。总线周期状态信号三态输出§2-2

8086CPU的引脚及其功能——最大模式中定义2023/4/2143第43页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920总线封锁信号三态输出低电平有效LOCK(Lock)LOCK有效时，CPU不允许外部其它总线主控者获得对总线的控制权。§2-2

8086CPU的引脚及其功能——最大模式中定义2023/4/2144第44页，共50页，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10