第四章 存储器

第四章存储器第1页，共61页，2023年，2月20日，星期三4.1存储器的基本概念问题的提出:CPU可以实现二进制算术运算,如要满足更复杂的运算,参与运算的数据和运算的结果放到什么地方?完成运算的指令(程序),放到什么地方?某些数据需随时存放或取出，某些数据又要求不能由于计算机的运行而改变，如何实现这个要求?解决的方法:给CPU配备必要的数据存储设备—存储器:随机存储器和只读存储器。存储器就是用来存储程序和数据的电子器件。第2页，共61页，2023年，2月20日，星期三按照存取速度和用途可把存储器分为两大类：内存储器（简称内存，又称主存储器）和外存储器。存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强。

内存储器也称为半导体存储器，是一种大规模集成电路，存储范围从1KB到高达几GB的容量。外存储器是一种磁介质或光介质的存储器，称为软盘、硬盘、光盘等。本课程只学习内存储器，外存储器感兴趣的同学可参阅相关书籍自学。第3页，共61页，2023年，2月20日，星期三4.1.2半导体存储器的分类半导体存储器按工作性能分为两大类1．可读写存储器RAM(RandomAccessMemory，又称为随机存取存储器，简称RAM)2．只读存储器ROM(ReadOnlyMemory，简称ROM)1）掩膜ROM；2）可编程的只读存储器PROM；3）可擦除的EPROM；4）电擦除的PROM；5）快速擦写存储器FlashMemory又称快闪存储器第4页，共61页，2023年，2月20日，星期三

1)可读写(随机)读写存储器(RAM)这种存储器在使用过程中既可利用程序随时写入信息，又可随时读出信息。RAM可分为三类。

(1)静态RAM静态RAM即SRAM(StaticRAM)，其存储电路以双稳态触发器为基础，状态稳定，只要不掉电，信息不会丢失。优点是不需刷新，缺点是集成度低。它适用于不需要大存储容量的微型计算机(例如，单板机和单片机)中。第5页，共61页，2023年，2月20日，星期三

(2)动态RAM动态RAM即DRAM(DynamicRAM)，其存储单元以电容为基础，电路简单，集成度高。但也存在问题，即电容中电荷由于漏电会逐渐丢失，因此DRAM需定时刷新。它适用于大存储容量的计算机。

(3)非易失RAM非易失RAM或称掉电自保护RAM，即NVRAM(NonVolativeRAM)，这种RAM是由SRAM和EEPROM共同构成的存储器，正常运行时和SRAM一样，而在掉电或电源有故障的瞬间，它把SRAM的信息保存在EEPROM中，从而使信息不会丢失。NVRAM多用于存储非常重要的信息和掉电保护。

第6页，共61页，2023年，2月20日，星期三(1)掩膜ROM利用掩膜工艺制造的存储器，程序和数据在制造器件过程中已经写入，一旦做好，不能更改。大量生产时，成本很低。例如，键盘的控制芯片。(2)可编程ROM可编程ROM简称PROM(ProgramableROM)。PROM由厂家生产出的“空白”存储器，根据用户需要，利用特殊方法写入程序和数据，即对存储器进行编程。但只能写入一次，写入后信息是固定的，不能更改。它类似于掩膜ROM，适合于批量使用。2)只读存储器ROM第7页，共61页，2023年，2月20日，星期三

3)可擦除PROMEPROM(ErasableProgramableROM)可由用户按规定的方法多次编程，如编程之后想修改，可用紫外线灯制作的擦除器照射7～30分钟左右，使存储器复原，用户可再编程。这对于专门用途的研制和开发特别有利，因此应用十分广泛。4)电可擦PROMEEPROM(ElectricallyErasablePROM)这种存储器能以字节为单位擦除和改写，而且不需把芯片拔下插入编程器编程，在用户系统即可进行。随着技术的进步，EEPROM的擦写速度将不断加快，将可作为不易失的RAM使用。第8页，共61页，2023年，2月20日，星期三

4.1.3半导体存储器的主要技术指标

1.容量存储器芯片因为要适用于1位、4位、8位计算机的需要，其数据线也有1位、4位、8位之不同。例如，Intel2116为1位，2114为4位，6264为8位，所以在标定存储器容量时，经常同时标出存储单元的数目和位数，因此有

存储器芯片容量=单元数×数据线位数如Intel2114芯片容量为1K×4位/片，Intel6264为8K×8位/片。虽然微型计算机的字长已经达到16位、32位甚至64位，但其内存仍以一个字节为一个单元，不过在微机中,根据数据位的长度，一次可同时对2、4、8个单元进行访问。第9页，共61页，2023年，2月20日，星期三

2.存取速度存储器芯片的存取速度是用存取时间来衡量的，它是指从CPU给出有效的存储器地址到存储器给出有效数据所需要的时间。存取时间越小，速度越快。超高速存储器的存取速度小于20ns，中速存储器的存取速度在100～200ns之间，低速存储器的存取速度在300ns以上。现在Pentium4CPU时钟已达2.4GHz以上，这说明存储器的存取速度已非常高。随着半导体技术的进步，存储器的容量越来越大，速度越来越高，而体积却越来越小。第10页，共61页，2023年，2月20日，星期三4.1.4选择存储器件的考虑因素（1）易失性（2）只读性（3）位容量（4）功耗（5）速度（6）价格（7）可靠性第11页，共61页，2023年，2月20日，星期三4.2随机读写存储器（RAM）RAM的特点是：CPU可以将寄存器的数据通过数据总线写入到存储器中，也能将存储器中的数据通过数据线读到CPU的寄存器中。失电后存储器中的数据丢失！微处理器8086存储器RAM存储器ROMI/O接口外围设备地址总线AB控制总线CB数据总线DB写入的方向读出的方向第12页，共61页，2023年，2月20日，星期三最基本的RAM芯片21142114为1K×4容量的RAMGNDCSA2A1A0A3A4A5A6A7A8A9VccI/O1I/O2I/O3I/O4WE引脚功能:1、A0~A9为地址线，10位，寻址范围为0000~03FFH1K2、I/O1~I/O4为数据线，4位3、CS片选信号线，CS=0时，该片进行读/写操作，CS=1时，该该片不能进行读/写操作。4、WE（R/W）读/写控制信号线。

WE=0时能把数据写入到RAM。WE=1时能读出RAM中的数据。地址线的位数决定了存储器的寻址范围----存储容量数据线的位数决定了存储器可存储数据的长度，目前都为8位数据长度第13页，共61页，2023年，2月20日，星期三两片2114组成1K×8容量的电路CSWED0D7D3D4CSCSWEWEI/O1I/O2I/O3I/O4I/O1I/O2I/O3I/O4A0A9A0A9A0A9CS到地址译码器输出，WE到读/写（RD、WR）第14页，共61页，2023年，2月20日，星期三常用的RAM芯片有6116、6264、62256图4-36116引脚RAM引脚功能:A0-A10:地址线,到地址总线(存储量2K)D0-D7:数据线,到数据总线CS:片选,=0时该片被选中,与WE和OE组合,可以将数据线上的数据写入到地址线指定的地址单元中或将地址线指定的地址单元的内容送到数据线上.WE:写允许.=0时,数据由总线写入存储器(2114只有WE,=1时,从存储器读出数据)OE:读允许.=0时,从存储器读出数据WE和OE都为低电平有效

A7A6A5A4A3A2A1A0D0DAD2GDNVCCA8A9WEOEA10CSD7D6D5D4D3第15页，共61页，2023年，2月20日，星期三图4-46264引脚RAM引脚功能:A0-AN:地址线,到地址总线(N由存储量决定)D0-D7:数据线,到数据总线。CS:片选,=0时该片被选中,与WE和OE组合,可以将数据线上的数据写入到地址线指定的地址单元中或将地址线指定的地址单元的内容送到数据线上。CS2:片选，一般不用。WE:写允许.=0时,数据由总线写入存储器。OE:读允许.=0时,从存储器读出数据。WE和OE都为低电平有效

NCA12A7A6A5A4A3A2A1A0D0DAD2GDNVCCWECS2A8A9A11OEA10CSD7D6D5D4D3第16页，共61页，2023年，2月20日，星期三RAM的特点：1、为可读写存储器,失电后存储的内容丢失；2、A0~AN为地址线，N决定了存储器的存储容量，如A0~A12为8K，A0~A10为2K范围。3、OE=0数据输出；4、WE=0数据输入；OE、WE数据读写控制。5、CS片选控制，=0时，该片由OE、WE控制读写操作，=1时，该片没被选中，不能进行读写操作。6、I/O0~I/O7数据线8位(都为8位)各存储器的区别仅仅是地址线的数量差别，地址线多，容量大。常见的RAM有：6116（2K×8位）、6264（8K×8位）62256（32K×8位）第17页，共61页，2023年，2月20日，星期三常用RAM的控制信号真值表

注：有些容量较大的RAM有CS2控制信号，在使用时也只用到CS1，将CS2按信号真值表的要求接到高点平即可。在使用中，只有当CS1为低电平时，WE和OE才起控制作用。WEOECS1CS2D0-D70101写入1001读出XXXXXX011010三态(高阻)第18页，共61页，2023年，2月20日，星期三只读存储器，CPU只能将存储器中的数据通过数据线读到CPU中，不能将数据写入到存储器中。只能存放程序或数据，不能对存放的内容进行随意修改，工作原理和RAN基本相同，区别是不能把数据随机写入，写入时需专门的电路才能实现把数据写入。微处理器8086存储器RAM存储器ROMI/O接口外围设备地址总线AB控制总线CB数据总线DB读出的方向4.3只读存储器（ROM）第19页，共61页，2023年，2月20日，星期三4.3.1．典型的只读存储器---EPROM图4-52716引脚1．2716的引线2716是2K×8bit的EPROM芯片。A0～A10为11条地址信号线，芯片的容量为2K单元。D0～D7为8条数据，每个存贮单元存放一个字节。

CS为片选控制信号。

OE为（读）输出允许信号。PGM为编程脉冲输入端。Vpp编程电源A7

A6

A5

A4

A3

A2

A1

A0

D1D0D2GND

——

——

——

——

——

——

——

——

——

——

——

——

VCC

A8

A9

VPP

OE

A10

CS/PGM

124

223

322

421

520

619

718

817

916

1015

1114

1213

D7D6D5D4D3第20页，共61页，2023年，2月20日，星期三

图4-62764引线图

2764的引线2764是8K×8bit的EPROM芯片。A0～A12为13条地址信号线，芯片的容量为8K个单元。D0～D7为8条数据，每个存贮单元存放一个字节。CS为输入信号。OE输出允许信号。PGM为编程脉冲输入端。Vpp编程电源(+25V)1234567891011141312VPPA12GND2827262524232221201918171615VCC(+5V)PGMNCOECSA7A6A5A4A3A2A1A0D0D1D2D3D4D5D6D7A10A11A9A8第21页，共61页，2023年，2月20日，星期三各种不同类型ROM的特点

ROM在使用时，仅用于将其存贮的内容读出。其过程与RAM的读出类似,即CPU送出要读出的地址，然后通过地址译码使该电路的CS被选中，通过指令的类型使OE有效(低电平)，则在芯片的D0～D7上就可以输出要读出的数据。注意:RAM和ROM在设计是的区别是:ROM只使用读出控制线,不用写入控制。第22页，共61页，2023年，2月20日，星期三4.4CPU与存储器的硬件电路连接问题的提出：计算机如何找到所需的工作地址？地址是唯一的，在多个存储器芯片时，如何找到所需的地址芯片和唯一的地址？解决的方法：利用地址译码电路来寻找指定的地址芯片和寻址的唯一地址。

由上述存储器电路引脚知:各种存储器都有一个片选控制信号CS，该信号都为低电平有效。（微机中各种Ｉ／Ｏ节电路也有片选信号，而且都是低电平有效。第23页，共61页，2023年，2月20日，星期三D15~D8D15~D8D15~D8D15~D8D7~D0D7~D0D7~D0D7~D0A11~A0A11~A0A11~A0A11~A0A10~A0A10~A0A10~A0A10~A0CSCSCSCS地址总线数据总线CSCSCSCS奇(2)奇(1)偶(2)偶(1)奇(2)偶(2)奇(1)偶(1)OEWEOEWEOEWEOEWERDWROEOEOEOEA12~A1A11~A1RAM的地址范围选用62324K有12条地址线A11~0ROM的地址范围选用27162K有11条地址线A10~0CSCS有RAM和ROM各四片,计算机如何找到指令给出的地址所在的存储器芯片?RD第24页，共61页，2023年，2月20日，星期三4.4.1常用存储器地址译码电路图3-774LS138引脚图74LS138可用来作为存储器的译码电路。也称为3:8译码器G2A、G2B、G1为控制信号Ａ、Ｂ、Ｃ为８输出选择信号线Y0-Y7是输出信号线

A

B

C

G2A

G2B

G1

Y7

GND

——————————

——

——

——

VCC

Y0

Y1

Y2

Y3

Y4

Y5

Y6

116

215

314

413

512

611

710

89

第25页，共61页，2023年，2月20日，星期三G2A

G2BG1CBAY7～Y0有效输出00100011111110YO=0，其余=100100111111101Y1=0，其余=100101011111011Y2=0，其余=100101111110111Y3=0，其余=100110011101111Y4=0，其余=100110111011111Y5=0，其余=100111010111111Y6=0，其余=100111101111111Y7=0，其余=1其它值XXX11111111无效表3-174LS138的真值表译码电路的特性：1）每次只能有一位为低电平，其余都为高电平；2）A、B、C三位输入决定了8种输出选择；3）输出状态由A、B、C、G1、G2A、G2B的逻辑组合而决定；必须的条件C、B、A的状态决定那位输出为低第26页，共61页，2023年，2月20日，星期三

译码电路的应用举例Y0=010000H~11FFFH8KY1=012000H~13FFFH

8KY2=014000H~15FFFH8KY3=016000H~17FFFH8KY4=018000H~19FFFH8KY5=01A000H~1BFFFH

8KY6=01C000H~1DFFFH8KY7=01E000H~1FFFFH

8K所有存储器为8K容量G2BG2AG1CBAM/IOA19~17A16A15A14A13A12--A0

非0~01000X~~~XY0=00~01001X~~~XY1=00~01010X~~~XY2=00~01011X~~~XY3=00~01100X~~~XY4=00~01101X~~~XY5=00~01110X~~~XY6=00~01111X~~~XY7=0兰虚线框中的内容为不变红虚线框中的内容为可变G2BG2AG1CBAY0Y1Y2Y3Y4Y5Y6Y7M/IOA15A14A13A16+A19A18A17第27页，共61页，2023年，2月20日，星期三G2B

G2AG1CBAM/IOA19~17A16A15A14A13A12--A000~01000X~~~XY0=000~01001X~~~XY1=000~01010X~~~XY2=000~01011X~~~XY3=000~01100X~~~XY4=000~01101X~~~XY5=000~01110X~~~XY6=000~01111X~~~XY7=0G2AG1CBAA19~17A16A15A14A13A12A11----A8A7--A4A3---A00~0100000~~~00~~00~~~0Y0=00~0100111~~~11~~11~~~10~0100100~~~00~~00~~~0Y1=00~0100111~~~11~~11~~~1

Y0=010000H~11FFFH8KY1=012000H~13FFFH8K译码后的地址算法第28页，共61页，2023年，2月20日，星期三G2AG1CBAA19~17A16A15A14A13A12--A00~00000X~~~XY0=00~00001X~~~XY1=00~00010X~~~XY2=00~00011X~~~XY3=00~00100X~~~XY4=00~00101X~~~XY5=00~00110X~~~XY6=00~00111X~~~XY7=0Y0=000000H~01FFFH8KY1=002000H~03FFFH

8K如果给G1加上一个非门,则译码后的地址算法为:G2AG1CBAA19~17A16A15A14A13A12A11----A8A7--A4A3---A00~0000000~~~00~~00~~~0Y0=00~0000011~~~11~~11~~~10~0000100~~~00~~00~~~0Y1=00~0000111~~~11~~11~~~1

第29页，共61页，2023年，2月20日，星期三74LS138通过对G1、G2A、G2B、C、B、A与地址线A0-A19的不同连接组合，可译出任何希望的地址范围，译码的输出地址范围要根据所用存储器的容量确定。在上例中，如果将A16经过一个非门后与G1相连，则所有的输出地址范围就变为：Y0=000000H~01FFFH8KY1=002000H~03FFFH

8KY2=004000H~05FFFH8KY3=006000H~07FFFH8KY4=008000H~09FFFH

8KY5=00A000H~0BFFFH8KY6=00C000H~0DFFFH

8KY7=00E000H~0FFFFH8K第30页，共61页，2023年，2月20日，星期三

在上例中，如选用的存储器为4K，将A15与G1相连，则所有的输出地址范围就变为：Y0=008000H~08FFFH4KY1=009000H~09FFFH

4KY2=00A000H~0AFFFH4KY3=00B000H~0BFFFH4KY4=00C000H~0CFFFH4KY5=00D000H~0DFFFH4KY6=00E000H~0EFFFH4KY7=00F000H~0FFFFH

4KG2BG2AG1CBAM/IOA19~16A15A14A13A12A11--A00~01000X~~~XY0=00~01001X~~~XY1=00~01010X~~~XY2=00~01011X~~~XY3=00~01100X~~~XY4=00~01101X~~~XY5=00~01110X~~~XY6=00~01111X~~~XY7=0地址译码器输出状态所决定的每片存储器的地址范围G2BG2AG1CBAY0Y1Y2Y3Y4Y5Y6Y7M/IOA14A13A12A15+A19A18A16A17第31页，共61页，2023年，2月20日，星期三在此例中，选用存储器为32K，存储器有地址线A0~A14，则将A15~A17与译码器的A、B、C相接，A19经过一个非门后与GA2相连，G2B（M/IO）需经一个反向后作为输入，（存储器寻址，要求M/IO=1）所有的输出地址范围就如表中所示。M/IOA19A18G2BG2AG1CBA第32页，共61页，2023年，2月20日，星期三

3.4.2译码电路与存储器和I/O配合的基本原则：

1）74LS138的G2A、G2B、G1满足表中的条件时,A、B、C三条线的组合可以得到8个输出，8个输出中只有一条线为0，其余为高。2）在硬件电路中,存储器和I/O接口电路均有一个片选控制信号CS,该信号由译码输出控制,正好满足计算机存储器和I/O接口电路片选信号低电平有效的要求,保证在任意时刻只有一个芯片被选中。3）为区别存储器和I/O接口,由G1与M/IO（存储器操作时为高，I/O操作时为低）相连接,由M/IO的逻辑状态来决定是选中存储器还是I/O接口中的一项。在应用中存储器和I/O接口有各自的译码电路，由于M/IO的作用，存储器地址和I/O接口的地址可以重叠。第33页，共61页，2023年，2月20日，星期三CPU与WR、RD、M/IO之间的逻辑关系M/IO

RD

操作M/IO

WR

操作10读存储器10写存储器00读I/O接口00写I/O接口注：WR、RD不可能同时为低电平，因为在程序指令中没有同时为即读又写的指令，但可以同时为高电平。一般在设计中将M/IO与译码电路的G2A、G2B或G1相连接，I/O接口和存储器分别有各自的译码电路，以此区别是对I/O接口还是存储器进行读写操作。第34页，共61页，2023年，2月20日，星期三3.58086系统中的奇偶分体原理与设计方法图3-8奇偶分体原理图第35页，共61页，2023年，2月20日，星期三问题的提出：1、8086为16位数据线，CPU除可以对字节（8位）寻址外，还应能进行字（16位）寻址。2、存储器（RAM、ROM）均为8位数据线，故需要2片存储器才能组成16位的存储体。

如何设计存储器电路才能满足上述的要求？解决的方法：

将存储器设计成两部分，分为奇存储体和偶存储体。由于8086有20条地址线，寻址范围为1M字节，故最大可分为两个512K字节的存储体。奇存储体和偶存储体决定了在设计中存储器必须是成对设计。第36页，共61页，2023年，2月20日，星期三1、偶体同CPU的低8位数据线D0—D7相连，奇体同CPU的高8位数据线D8—D15相连。2、地址总线的A19—A1（19条线，寻址范围为512K），与两个存储体的A18—A0相连接。3、为保证地址连续，同时有两个存储器芯片。3.5.1存储器分为奇偶存储器体的基本原理实际物理地址空间奇地址空间偶地址空间0000000001000020000300004000050000600001000030000500007000090000B0000D00000000020000400006000080000A0000C＋=BHEA0D15~D8D0~D7存储体的实际分库示意512K512K1M第37页，共61页，2023年，2月20日，星期三4、8086访问一个字时,如果访问的地址为偶地址，则用一个总线周期完成访问，如果访问的地址为奇地址，则要用两个连续的总线周期，每个周期访问一个字节。5、要访问字的地址是偶地址称为“对准”，为规则存取，CPU只用一个总线周期就可完成对该字的访问。实际物理地址空间奇地址空间偶地址空间0000000001000020000300004000050000600001000030000500007000090000B0000D00000000020000400006000080000A0000C＋=BHEA0D15~D8D0~D7第38页，共61页，2023年，2月20日，星期三存储体的实际分库示意实际物理地址空间奇地址空间偶地址空间0000000001000020000300004000050000600001000030000500007000090000B0000D00000000020000400006000080000A0000C＋=BHEA0D15~D8D0~D76、访问的地址是奇地址时，为“末对准”，称为不规则存取，用两个总线周期，在第一个总线周期BHE=0（CPU自动送出该信号），CPU把该字的低8位送到数据总线的高8位上（CPU自动完成，此时高8位无数据），使字节发生交换，写入奇地址存储体中，然后在第二个总线周期时，送出该地址加1的偶地址（自动完成），同时A0=0，BHE=1，CPU把该字的高8位送到总线的低8位上，又使字节发生交换写入偶地址存储体中。（读写过程不同）第39页，共61页，2023年，2月20日，星期三7、用A0和BHE选择存储体，选择的逻辑关系为：当BHE为0时，选择奇地址体，当A0为0时选择偶地址体。当“对准”时，如是字访问，则BHE和A0同时为0。实际物理地址空间奇地址空间偶地址空间0000000001000020000300004000050000600001000030000500007000090000B0000D00000000020000400006000080000A0000C＋=BHEA0D15~D8D0~D7第40页，共61页，2023年，2月20日，星期三BHE的作用：1）由于存储器（RAM、ROM）均为8位数据线，不能同时把16位数据送到数据线上，将存储器分为奇偶存储器体。2）用BHE和A0把数据分高8位和低8位，这样可以同时把16位数据送到数据线上，或从16位数据线上接收到16位数据后，分别存放到存储器的奇偶体中。3）BHE=0或1，由当前指令中地址是奇或偶决定，=0为奇地址，=1为偶地址。4）BHE的电平决定了是8位或16位的操作。5）BHE和A0参与二级译码，实现同时进行16位读/写操作。第41页，共61页，2023年，2月20日，星期三A0和BHE选择存储体的逻辑关系BHEA0传送的方式LL两个字节（一个字）LH奇地址（高8位）HL偶地址（低8位）HH不选择第42页，共61页，2023年，2月20日，星期三偶地址（存储器的引脚连法）A4A3A2A1A0（地址总线）

A3A2A1A0（存储器地址线）

000000000H000100002H001000004H001100006H

A0为0，为偶地址体，将地址总线的A1接到存储器的A0。每个存储单元仍然有一个唯一的地址。注意:这种奇偶分体的设计方法把一个连续的地址编号分为奇偶两个部分,给定存储容量后,存储器容量没变,但其地址编号扩大了一倍!第43页，共61页，2023年，2月20日，星期三奇地址（存储器的引脚连法）A4A3A2A1A0（地址线总线）

A3A2A1A0（存储器地址线）

000010001H000110003H001010005H001110007H

A0全为1，为奇地址体，每个存储单元仍然有一个唯一的地址。存储器A0A1A2A3A4ANAN-1A1A2A3A4ANA5AN+1存储器与地址总线硬件电路连接图注意：A0和BHE作为二级译码使用第44页，共61页，2023年，2月20日，星期三D15~D8D15~D8D15~D8D15~D8D7~D0D7~D0D7~D0D7~D0A11~A0A11~A0A11~A0A11~A0A10~A0A10~A0A10~A0A10~A0CSCSCSCSY0Y1Y0Y174LS138(1)74LS138(2)74LS138(3)A15A14A13ABCG1G2AG2BM/IOA0A19~16地址总线数据总线A15A14A13ABCG1G2AG2BM/IOBHEA19~16A14A13A12ABCG1G2AG2BM/IORDA19~15CSCSCSCSY7Y6Y5Y4奇(2)奇(1)偶(2)偶(1)奇(2)偶(2)奇(1)偶(1)OEWEOEWEOEWEOEWERDWRRDWRRD

WRA19A18A17A16+G2BRDWROEOEOEOEBHE

A0+A12~A1A11~A1第45页，共61页，2023年，2月20日，星期三3.5.3存储器设计中对ROM和RAM的要求

为满足复位后8086能按CS=FFFFH与IP=0000H所指定的位置取出第一条指令，设计时应有FFFF0H的ROM存储地址，所以应从最低层开始设计ROM的存储范围，要让高位地址为全1。RAM需从最上层设计，即要从00000H的位置开始向下设计，因为8086的中断向量表(服务程序的入口地址)位于RAM的00000H-00FFFH范围。第46页，共61页，2023年，2月20日，星期三存储器设计中对RAM的要求：RAM需从最上层设计，即要从00000H的位置开始向下设计，因为8086的中断服务程序的地址位于RAM的00000H-00FFFH范围。A15+G2BA16A17A18A198KRAM的设计方法G2B=A19+A18+A17+A16+A15全为0时，输出为0第47页，共61页，2023年，2月20日，星期三存储器设计中对ROM的要求：为满足复位后8086能按CS=FFFFH与IP=0000H所指定的位置取出第一条指令，在设计时应有FFFF0H的ROM存储地址，所以应从最低层开始设计ROM的存储范围，要让高位地址为全1。8KROM的设计方法G2B=A19.A18.A17.A16.A15全为1时，输出为0A15&G2BA16A17A18A19第48页，共61页，2023年，2月20日，星期三存储器设计基本要求:1)存储器分RAM和ROM，RAM有读写,要考虑RD、WR的作用，ROM只读，只考虑RD的作用。2）为区分奇偶体，将译码器分为奇地址译码器和偶地址译码器。3）用M/IO=1选定为对存储器读写操作。在进行读写操作时始终有RD、WR中的一位为低，所以这三个信号可作为译码控制使用。4）A0=0时，访问偶存储体，A0=1时，偶存储体不工作，而此时BHE=0，奇存储体被选中。A0和BHE的状态由当前指令决定。

5）那一片存储器工作完全由译码器决定，保证了所选存储器芯片的唯一性。6）各芯片的地址分配由译码器的控制端决定。7)A0=0、BHE作为二级译码。第49页，共61页，2023年，2月20日，星期三RAM的地址范围62648K有13条地址线A12～A0，地址译码设计方法G1G2AG2BCBAM/IOA19~17A16A15A14A13-A1A0HBE

（地址总线地址）

A12-A0（存储器引脚地址）10~~0000X---X01（1）Y0=000000-03FFEH10~~0000X---X10（2）Y0=000001-03FFFH00Y0=000000-03FFFH10~~0001X---X01（3）Y1=004000-07FFEH10~~0001X---X10（4）Y1=004001-07FFFH00Y1=004000-07FFFH设计举例1)：RAM为32K，选6264，需4片，两片做奇地址，两片做偶地址。RAM的物理地址范围:00000-07FFFH奇8K偶8K偶8K奇8K注意：这里奇和偶地址的译码范围占用了16K的地址空间！

1）RAM地址译码器设计第50页，共61页，2023年，2月20日，星期三

ROM的地址范围选用67162K有11条地址线A10~0G1G2A、BCBAM/IOA19~15A14A13A12A11---A1A0HBE

（地址总线地址）

A10---A0（存储器引脚地址）11~~1110X------X01（5）Y6=0FE000-FEFFEH11~~1110X------X10（6）Y6=0FE001-FEFFFH11~~1111X------X01（7）Y7=0FF000-FFFFEH11~~1111X------X10（8）Y7=0FF001-FFFFFH

设计举例2)：ROM为8K容量，选用27162K需4片，两片做奇地址，两片做偶地址。ROM的物理地址范围:FE000-FFFFFH。注意：这里奇和偶地址的译码范围占用了4K的地址空间！

2）ROM地址译码器设计第51页，共61页，2023年，2月20日，星期三RAM的地址译码器电路设计ROM的地址译码器电路设计注意：在设计中用两个译码器，一个为RAM使用，一个为ROM使用！在实际应用设计中常将RAM与ROM的地址译码分开设计，这样的设计更为清楚！Y0Y174LS138(1)A15A14ABCG1G2AG2BM/IOY2Y3Y4Y5Y6Y7+A16A17A18A19Y0Y174LS138(2)A15A14ABCG1G2AG2BM/IOY2Y3Y4Y5Y6Y7&A16A17A18A19A13A12第52页，共61页，2023年，2月20日，星期三D7~D0A11~A0CSY0Y174LS138(1)A16A15A14ABCG1G2AG2BM/IOA19~17地址总线数据总线偶(3)D15~D8A11~A0CS奇(4)OEWEOEWED15~D0A0A19A18A17+G2BA13~A1&&RDWRM/IO

&BEH&&&D15~D8A11~A0CS奇(2)OEWED15~D8A11~A0CS偶(1)OEWE3）RAM存储器逻辑电路设计WRRD第53页，共61页，2023年，2月20日，星期三4）ROM存储器逻辑电路设计D7~D0A11~A0CSY7Y674LS138(2)A14A13A12ABCG1G2AG2BM/IOA19~15地址总线数据总线偶(3)D15~D8A11~A0CS奇(4)OEOED15~D0A0A11~A1&RDM/IO

&BEH&&&D15~D8A11~A0CS奇(2)OED15~D8A11~A0CS偶(1)OEA19A18A17&G2BA16A15RD第54页，共61页，2023年，2月20日，星期三4、存储器设计的一般要求和遵循的规律1）设计的逻辑关系要满足CPU总线时序和存储器之间的要求。2）存储器分奇偶两个体，必须满足BHE和A0与译码输出之间的逻辑关系要求。3）读（RD）/写（WR）/存储器和IO控制选择M/IO三者与译码器、A0、BHE之间的逻辑关系4）读写控制逻辑关系：1、存储器读写，M/IO为高，RD或WR为低2、要选中所访问的存储器3、RAM有读写两中操作，ROM只有读操作4、BHE=1时，为奇体，A0=0时为偶体第55页，共61页，2023年，2月20日，星期三3.68088存储器设计1）8088的数据线为8位，正好与存储器的