超大规模集成电路分析与设计

超大规模集成电路分析与设计第1页，共169页，2023年，2月20日，星期四教材（I）书名：超大规模集成电路设计导论出版社：清华大学出版社作者：蔡懿慈，周强编著第2页，共169页，2023年，2月20日，星期四参考教材（II）《CMOS超大规模集成电路设计（第3版）》

出版社：中国电力出版社

作者：维斯特（美），哈里斯（美）《超大规模集成电路与系统导论》

出版社：电子工业出版社

作者：JohnP.Uyemura《

VerilogHDL入门（第3版）》出版社：北京航空航天大学出版社

作者：巴斯克（美）ModernVLSIDesign:SystemsonChip（3rdEd）

出版社：

辞学出版社

作者：WayneWolfISBN:0-13-011076-0

第3页，共169页，2023年，2月20日，星期四教学与考试安排课程要求

（1）掌握微结构、电路单元、模型、参数、CAD过程

（2）实际分析典型电路，加深设计“概念”的理解教学时间安排

第4-15周，每周2下午7-8节、周4上午3-4节成绩考核考试（70%）+课外作业（30%）第4页，共169页，2023年，2月20日，星期四课程介绍（I）VLSIsystem特点规模大（时序、控制复杂）、实体小（线条单元小）、速度快（频率）、功耗小技术范围：集成电路、热学、静电学、拓扑学、系统控制、非线性电路等主要相关技术：微电子半导体、电路与系统、计算机CADMOS结构为主体VLSI分析和设计与其他课程的区别VLSI课程是硅片上基于千万个微细晶体管结构组合的电路技术课程电子技术课PCB上的电路课程总之，是解决模型、调试、仿真、综合的技术问题第5页，共169页，2023年，2月20日，星期四专业英语Very-large-scale-integration(VLSI)isdefinedasatechnologythatallowstheconstructionandinterconnectionoflargenumbers(millions)oftransistorsonasingleintegratedcircuit.IntegratedCircuitisacollectionofoneormoregatesfabricatedonasinglesiliconchip.Waferisathinsliceofsemiconductormaterialonwhichsemiconductordevicesaremade.Alsocalledasliceorsubstrate.Chipisasmallpieceofsemiconductormaterialuponwhichminiaturizedelectroniccircuitscanbebuilt.Dieisanindividualcircuitorsubsystemthatisoneofseveralidenticalchipsthatareproducedafterdicingupawafer.第6页，共169页，2023年，2月20日，星期四1.1集成电路的发展(1)Moore’sLaw（摩尔定律）

“Thenumberoftransistorsperchipwouldgrowexponentially(doubleevery18months)”.（byGordonMoore,Intel@1965）第7页，共169页，2023年，2月20日，星期四1.1集成电路的发展(2)集成度是集成电路发展水平的一个重要标志第8页，共169页，2023年，2月20日，星期四1.1集成电路的发展(3)1997199920012003200620092012最小线宽/mm70.05DRAM容量256MB1GB未定4GB16GB64GB256GB每片晶体管数/106112140762005201400芯片尺寸/mm2300340385430520620720频率/MHz750120014001600200025003000金属化层数66-7777-88-99最低供电电压1.8-2.511.5-1.81.2-1.51.2-1.50.9-1.20.6-0.90.5-0.6最大晶圆直径200mm300mm300mm300mm300mm450mm450mm特征尺寸(Featuresize)：通常是指集成电路中半导体器件的最小尺度，如MOS晶体管的栅极长度。通常用特征尺寸来衡量集成电路的制造工艺水平。特征尺寸越小，芯片的集成度越高、速度越快、性能越好。微米、亚微米、深亚微米、超深亚微米。第9页，共169页，2023年，2月20日，星期四1.1集成电路的发展(4)

TechnologyNumberofgates/transistorsperchipYearSSI少于10060’sMSI100-100070’sLSI1000-10万80’sVLSI10-1000万90’sULSI1000万以上2000Theadvancesintheintegrationtechniquescanbeattributeddirectlyto:(1)Advancesinphotolithographytechniques(光刻技术)NewdesignsofsemiconductordevicesNewermethodsofmetallization（Cu）

Newermaterials(低K介电材料，SOI)第10页，共169页，2023年，2月20日，星期四1.1集成电路的发展(5)SystemOnaChip(SOC)片上系统发展方向在发展微细加工技术的基础上，开发超高速、超高集成度的电路；利用已达到的或成熟的工艺技术、设计技术、封装技术和测试技术等开发各种专用集成电路第11页，共169页，2023年，2月20日，星期四1.2集成电路设计的发展（1）初级集成电路硬件设计时期（60-70’s）

组成元件：各种逻辑门、触发器、计数器、寄存器和编码器等

集成度：SSI/MSI集成电路的软件编程设计时期（70-80’s）

组成元件：Processor、RAM、ROM、I/O

集成度：LSIASIC和系统集成设计时期（80-90’s）

集成度：LSI

第12页，共169页，2023年，2月20日，星期四1.2集成电路设计的发展（2）EDA技术的发展经历第一代ICCAD系统

软件：SPICE；

设计技术特点：电路模拟和版图的设计验证第二代ICCAD系统

技术特点：

（1）以原理图为基础的EDA系统，以仿真和自动布局布线为核心

（2）自动综合器使被动的对设计结果的分析验证转为主动去选择一个最佳的设计结果。第三代ICCAD系统

技术特点：

（1）在用户与设计者之间开发了一种虚拟环境。

（2）各种硬件描述语言的出现（VHDL、VerilogHDL等）

（3）高级抽象的设计构思手段（框图、状态图和流程图）第13页，共169页，2023年，2月20日，星期四1.2集成电路设计的发展（3）EDA技术的发展方向更广（产品种类越来越多）更快（设计周期越来越快）更精（设计尺寸越来越精细）更准（一次成功率越来越高）更强（工艺适用性和设计自动化程度越来越高）EDA技术面临的挑战

缩小尺寸、增加集成度、提高性能、和降低功耗

在深亚微米和超深亚微米工艺中，

EDA技术主要面对互连线模型和分析互连线布线对延时的影响成为第14页，共169页，2023年，2月20日，星期四1.3VLSI设计的要求集成电路产业路线设计周期要求设计成本要求设计正确性及性能要求设计过程集成化要求VLSI设计可测试性要求市场设计制造应用第15页，共169页，2023年，2月20日，星期四1.4VLSI的设计方法（1）集成电路的生产过程分为：设计和制造系统规范化说明寄存器传输级设计逻辑设计电路设计物理设计设计验证系统描述行为级仿真寄存器传输级设计综合半途设计及验证物理设计及优化电路设计及分析测试生成门级综合仿真芯片制造前端设计后端设计第16页，共169页，2023年，2月20日，星期四1.4VLSI的设计方法（2）层次式的设计方法行为域：功能具体化结构域：完成电路的具体结构几何域：将电路转换成物理的版图第17页，共169页，2023年，2月20日，星期四1.4VLSI的设计方法（3）自顶向下的设计方法行为级设计算法描述寄存器传输级门级电路级版图级（物理级）第18页，共169页，2023年，2月20日，星期四2.CMOS集成电路制造技术2.1半导体材料-硅（Silicon）集成电路制造中最常用的一种材料，本征状态下是一种半导体材料。硅片的制备(西门子工艺：冶金级SGS

)

1.SiC（s）+SiO2(s)Si(l)+SiO(g)

+CO(g)

2.Si(s)+3HCl(g)SiHCl3(g)+H2(g)+加热3.2SiHCl3(g)+2H2(g)2Si(s)+6HCl(g)SGS：Semiconductor-gradeSilicon半导体级硅第19页，共169页，2023年，2月20日，星期四2.2硅片的制备（1）Czochralski（CZ）法制备单晶硅第20页，共169页，2023年，2月20日，星期四2.2硅片的制备（2）掺杂(AcceptorandDonor)杂质材料类型<1014(极轻掺杂)1014-1016(轻掺杂）1014-1019(中掺杂）>1019(重掺杂）五价nn-n-nn+三价pp-p-pp+EquilibriumsegregationcoefficientK0=Cs/Cl第21页，共169页，2023年，2月20日，星期四2.2硅片的制备（3）Floatzonesilicon(FZ)区熔法

特点：Si纯度高且含氧量低第22页，共169页，2023年，2月20日，星期四2.2硅片的制备（4）硅片制备的基本工艺步骤晶体生长包装抛光切片整形刻蚀检查清洗磨片倒角第23页，共169页，2023年，2月20日，星期四2.2硅片的制备（5）整形处理对于200mm及以上的硅片目前采用定位槽代替定位边第24页，共169页，2023年，2月20日，星期四2.2硅片的制备（6）硅片质量检测物理尺寸平整度微粗糙度晶体缺陷颗粒体电阻第25页，共169页，2023年，2月20日，星期四2.2硅片的制备（7）超净间（Cleanroom）一个净化过的空间，它以超净空气把芯片制造与外界的沾污隔离开来。级别0.1μm0.2μm0.3μm0.5μm5μm13.50×107.703.001.00103.50×1027.50×103.00×101.00×101007.50×1023.00×1021.00×10210001.00×1037.0010，0001.00×1047.00×10100，0001.00×1057.00×102第26页，共169页，2023年，2月20日，星期四2.2硅片的制备（8）沾污：半导体制造过程中引入半导体硅片的任何危害芯片成品率及电化学性能的的不希望有的物质。污染：颗粒、金属杂质、有机物沾污、自然氧化层、静电释放（ESD）第27页，共169页，2023年，2月20日，星期四2.3集成电路工艺概况（1）VLSI制造工艺分类：薄膜制作（Layer）刻印（Pattern）刻蚀（Etching）掺杂（Doping）制造厂中分类：

扩散（氧化、膜沉积和掺杂）、光刻、刻蚀、薄膜、离子注入和抛光第28页，共169页，2023年，2月20日，星期四2.3集成电路工艺概况（2）扩散区：进行高温工艺及薄膜沉积的区域。主要设备包括高温扩散炉和湿法清洗设备。完成包括氧化、扩散、沉积、退火等工艺。第29页，共169页，2023年，2月20日，星期四2.3集成电路工艺概况（3）光刻（Photolithography）

将电路图形转移到覆盖于硅片表面的光刻胶上。光刻胶（Photoresist）

一种光敏的化学物质，它通过深紫外线曝光来印制掩膜版的图像。光刻胶只对特定波长的光线敏感。

第30页，共169页，2023年，2月20日，星期四2.3集成电路工艺概况（4）刻蚀（Etching）在硅片上没有mask保护的地方留下永久的图形。刻蚀工具分为等离子体刻蚀机、等离子体去胶机和湿法清洗设备。等离子体刻蚀机

采用射频（RF）能量在真空腔中离化气体分子的一种工具。第31页，共169页，2023年，2月20日，星期四2.3集成电路工艺概况（5）离子注入

将带有要掺杂的杂质气体（如As，P，B）在注入机中离化，采用高电压和磁场来控制并加速离子。第32页，共169页，2023年，2月20日，星期四2.3集成电路工艺概况（6）薄膜生长（Thinfilmdeposition）

薄膜区主要负责生产各个步骤当中的介质层和金属层的沉积。薄膜生长中所需温度低于扩散区中的设备的工作温度设备CVD,PVD,SOG,RTP和湿法清洗设备第33页，共169页，2023年，2月20日，星期四2.4氧化（1）氧化物掩膜技术是一种在热生长的氧化层上通过刻印图形和刻蚀达到对硅衬底进行掺杂的工艺技术。硅片上的氧化物可以通过热生长或沉积的方法产生。热生长氧化硅（Thermaloxide）的产生于750-1100℃.氧化膜的用途保护器件免划伤和隔离沾污限制带电载流子场区隔离（表面钝化）栅氧或储存器单元结构中的介质材料掺杂中的注入掩蔽金属导电层间的介质层第34页，共169页，2023年，2月20日，星期四2.4氧化（2）半导体应用典型的氧化物厚度Å栅氧（0.18工艺）20-60电容器的电介质5-100掺杂掩蔽的氧化物400-1200STI隔离氧化物150LOCOS垫氧200-500场氧2500-15000干氧生长法Si(s)+O2(g)SiO2(s)第35页，共169页，2023年，2月20日，星期四2.4氧化（3）湿氧氧化Si(s)+2H2O(水汽)SiO2(s)+2H2(g)反应速率快氧化层密度小第36页，共169页，2023年，2月20日，星期四2.4氧化（4）氧化生长模式干氧或湿氧工艺都要消耗硅，硅消耗占氧化物总厚度的0.46.在Si-SiO2的界面处，通过氧化物的氧化运动控制并限制氧化层的生长。氧化物生长发生在氧分子通过已生成的SiO2层运动进入硅片的过程，这种运动称为扩散。。

第37页，共169页，2023年，2月20日，星期四2.4氧化（5）氧化物生长速率影响参数：温度、压力、氧化方式、掺杂水平和硅的晶向生长速率越快，热预算越少第38页，共169页，2023年，2月20日，星期四2.4氧化（6）氧化物生长模型（Deal，Grove）氧化物有2个生成阶段：

线性阶段:反应速率控制（0-150Å）

抛物线阶段:氧扩散速率控制初级线性阶段X=(B/A)t氧化生长阶段

X=(Bt)1/2第39页，共169页，2023年，2月20日，星期四2.4氧化（7）选择性氧化(LOCOS)和浅槽隔离(STI)第40页，共169页，2023年，2月20日，星期四2.5淀积（1）VLSI生产是一个平面加工的过程，通过淀积工艺完成在硅片表面生长各种导电薄膜层和绝缘薄膜层。第41页，共169页，2023年，2月20日，星期四2.5淀积（2）多层金属化指用来连接硅片上高密度堆积器件的那些金属层和绝缘介质层。金属层通过在绝缘层上开的通孔来连接。金属层

材料(Al过渡到Cu)；

关键层与非关键层；介质层(Interlayerdielectric,ILD)

ILD充当2层导电金属或相邻金属线条之间的隔离膜。通常采用介电常数3.9-4.0的SiO2第42页，共169页，2023年，2月20日，星期四2.5淀积（3）薄膜的定义

指一种在衬底上生长的薄的层状固体物质。薄膜厚度的单位用埃（Å）。半导体制造中，这层膜可以是导体、绝缘体或者半导体。譬如，SiO2，Si3N4，Poly-Si和金属。薄膜特性好的台阶覆盖能力填充高的深宽比间隙的能力好的厚度均匀性高纯度和高密度高度的结构完整性和低的膜应力对衬底材料或下层好的粘附性第43页，共169页，2023年，2月20日，星期四2.5淀积（4）薄膜生长晶核形成聚集成束形成连续膜第44页，共169页，2023年，2月20日，星期四2.5淀积（5）膜淀积技术

膜淀积方法可分为化学工艺和物理工艺。化学气相淀积（ChemicalVaporDeposition，CVD）通过气体混合的化学反应在硅片表面淀积一层固体膜的工艺。CVD的基本方面包括产生化学变化，这可以通过化学反应或高温分解膜中所有的材料物质都源于外部的源化学气相淀积工艺中的反应物必须以气相形式参与反应第45页，共169页，2023年，2月20日，星期四2.5淀积（6）CVD反应步骤：(1)气体传输至淀积区域；（2）膜先驱物的形成；（3）膜先驱物附着在硅片表面；（4）膜先驱物粘附；（5）膜先驱物扩散；（6）表面反应；（7）副产物从表面移除；（8）副产物从反应腔移除第46页，共169页，2023年，2月20日，星期四2.5淀积（7）CVD的分类常压CVD减压CVD低压CVD（LPCVD）等离子体辅助减压CVDCVD（1）（2）热壁和冷壁第47页，共169页，2023年，2月20日，星期四2.5淀积（8）大气压化学气相沉积(AtmosphericPressureCVD,缩写APCVD)优点与缺点

（a）设备产量高、均匀性优、能制造大直径硅片；

（b）气体消耗高、需经常清洁反应腔和传送带，薄膜台阶覆盖能力差、间隙填充能力差第48页，共169页，2023年，2月20日，星期四2.5淀积（9）低压化学气相沉积』(LowPressureCVD，缩写LPCVD)系统LPCVD优点系统成本低、产量高、膜性能更好、台阶覆盖能力和沟槽填充能力优；第49页，共169页，2023年，2月20日，星期四2.5淀积（10）等离子体增强CVD（PECVD）优点与缺点

（1）低温制程、高沉积速率、台阶覆盖性好

（2）化学污染1）更低的工艺温度2）更优的间隙填充能力3）淀积的膜对硅片有优良的粘附能力4）高的淀积速率5）少的针孔和空洞，因而有高的膜密度6）工艺温度低，应用范围广第50页，共169页，2023年，2月20日，星期四2.5淀积（11）旋涂

（1）旋涂玻璃（SOG）通常有2种类型：有机物（基于硅氧烷）和无机物（基于硅酸盐）

（2）旋涂绝缘介质（SOD）

以HSQ为例的低K绝缘介质膜（350-475℃）第51页，共169页，2023年，2月20日，星期四2.6金属化（1）金属化（Metallization）

芯片制造过程中在绝缘介质薄膜上淀积金属薄膜以及随后刻印图形以便行程互连金属线和集成电路的孔填充塞的过程。互连电阻和寄生电容问题互连词汇

互连（Interconnect）

接触（contact）通孔（via）

层间介质（ILD）

第52页，共169页，2023年，2月20日，星期四2.6金属化（2）传统金属化与双大马士革法工艺（DualDamascene）基于Al为金属导电材料基于Cu为金属导电材料Cu金属化第53页，共169页，2023年，2月20日，星期四2.6金属化（3）金属材料的要求导电率粘附性淀积平坦化/刻印图形可靠性抗腐蚀性应力集成电路制造业中所选择的金属

Poly-Si,Al,Cu,W,Ti,Ta,Mo,Pt第54页，共169页，2023年，2月20日，星期四2.6金属化（4）铝（Aluminum,Al）

低电阻率(2.65um-cm),耐腐蚀，在Si和SiO2中扩散率低，价格相对Au和Ag便宜，Al2O3可以促进SiO2和Al之间的附着。Al能够轻易淀积在硅片上，湿法刻蚀而不影响下层薄膜。第55页，共169页，2023年，2月20日，星期四2.6金属化（5）欧姆接触

为了在铝和硅之间形成接触，加热界面是必须的.这一过程在450-500℃进行。这个加热烘烤过程也被称为低温退火或烧结。在硅上加热烘烤铝形成期望的电接触界面，被称为欧姆接触。电迁移

结穿通第56页，共169页，2023年，2月20日，星期四2.6金属化（6）铜（Copper，Cu）电阻率的减小减少功耗更高的集成密度良好的抗电迁移性能更少的工艺步骤特性/工艺铝铜电阻率（um-cm）2.651.678扛电迁徙低高空气中抗侵蚀高低刻蚀工艺可以不可以化学机械平坦化工艺可以可以挑战：Cu很快扩散进氧化硅和硅Cu无法应用常规的等离子刻蚀工艺形成图形低温空气中很容易氧化，切不会形成保护层阻止进一步氧化第57页，共169页，2023年，2月20日，星期四2.6金属化（7）阻挡层金属（BarrierMetal）阻挡金属层是淀积金属或金属塞，作用是阻止层上下的材料互相混合。阻挡层金属的特征有很好的阻挡扩散特性高电导率具有很低的欧姆接触电阻在半导体和金属之间有很好的附着抗电迁徙在很薄并且高温下具有很好的稳定性抗侵蚀和氧化通常用做阻挡层的金属是一类具有高熔点组被认为难熔的金属

Ti，W，Ta，Mo，Co，Pt

第58页，共169页，2023年，2月20日，星期四2.6金属化（8）Cu阻挡层金属要求（Ta适合作为Cu的阻挡层）阻止铜扩散低薄膜电阻对介质材料和铜都有很好的附着与化学机械平坦化过程兼容很好的台阶覆盖、高深宽比间隙填充硅化物

难熔金属与硅在一起发生反应，熔合形成硅化物。硅化物是一种具有热稳定性的金属化合物，并且在硅/难熔金属的分界面具有低的电阻率。Ti和Co在Al互连技术中被广泛用于接触的难熔金属。第59页，共169页，2023年，2月20日，星期四2.6金属化（9）自对准硅化物技术

可提供稳定接触结构、减小源和漏区接触电阻的工艺。金属填充塞（W）第60页，共169页，2023年，2月20日，星期四2.6金属化（10）金属淀积系统传统金属化工艺归并到被称为PVD一类：蒸发、溅射、MOCVD、铜电镀蒸发

将待蒸发的材料放置进坩埚、在真空系统中加热并使之蒸发这些过程组成。在蒸发器中通过保持高真空环境，蒸汽分子的平均自由程增加，并在真空腔里以直线形式运动，直到它撞到表面凝结形成薄膜。缺点不能产生均匀的台阶覆盖对淀积合金的限制

第61页，共169页，2023年，2月20日，星期四2.6金属化（11）溅射（Sputtering）

高能粒子撞击具有高纯度的靶材料固定平板，按物理过程撞击出原子，这些被撞击出的原子穿过真空，最后淀积在硅片上。溅射的优点具有淀积并保持复杂合金原组分的能力能够淀积高温熔化和难熔金属能够在直径为200mm或更大的硅片上控制淀积均匀薄膜具有多腔集成设备，能够在淀积金属前清除硅片表面沾污和本身的氧化层第62页，共169页，2023年，2月20日，星期四2.6金属化（12）溅射基本步骤（1）在高真空腔等离子体中产生正Ar离子，并向具有负电势的靶材加速（2）在加速过程中离子获得动量并轰击靶材（3）离子通过物理过程从靶材上撞击（溅射）原子，靶具有想要的材料组分（4）被撞击出（溅射）的原子迁移到硅片表面（5）被溅射的原子在硅片表面凝聚形成薄膜（6）额外材料由真空泵抽走第63页，共169页，2023年，2月20日，星期四2.7刻蚀（1）刻蚀（Etch）

用化学或物理方法有选择地去除淀积在硅片表面的不需要的材料的工艺过程。刻蚀工艺分类

干法刻蚀:把硅片表面曝露于气态中产生的等离子体，等离子体通过光刻胶中开出的窗口，与硅片发生物理化学反应，从而去掉曝露的表面材料。

湿法腐蚀：液体化学试剂以化学方式去除硅片表面的材料。

介质刻蚀

硅刻蚀

金属刻蚀

有图形刻蚀

无图形刻蚀第64页，共169页，2023年，2月20日，星期四2.7刻蚀（2）刻蚀参数（1）刻蚀速率（2）刻蚀剖面（3）刻蚀偏差（4）选择性（5）均匀性（6）聚合物刻蚀速率

刻蚀速率与浓度和图形大小的关系

第65页，共169页，2023年，2月20日，星期四2.7刻蚀（3）刻蚀剖面（EtchingProfile）

指被刻蚀图形的侧壁形状。各向同性和各项异性刻蚀剖面。各向同性刻蚀(IsotropicEtching)

指在所有方向上（横向和垂直方向）以相同的刻蚀速率进行刻蚀，导致被刻蚀材料在淹没下面产生钻蚀而形成的。各项异性刻蚀(AnisotropicEtching)

刻蚀只在垂直于硅片表面的方向进行，只有很少的横向刻蚀。第66页，共169页，2023年，2月20日，星期四2.7刻蚀（4）刻蚀偏差

指刻蚀以后线宽或关键尺寸间距。

刻蚀偏差=Wb-WaWb=刻蚀前光刻胶的线宽Wa=光刻胶去掉后被刻蚀的线宽横向钻蚀

当刻蚀中要去除掩膜下过量的材料时，会引起被刻蚀材料的上表面向光刻胶边缘凹进去，从而产生横向钻蚀。第67页，共169页，2023年，2月20日，星期四2.7刻蚀（5）选择比（Selectivity）指在同一刻蚀条件下一种材料与另一种材料相比刻蚀速率快很多，它定义为被刻蚀材料的刻蚀速率与另一种材料的刻蚀速率的比S=Ef/Er

Ef=被刻蚀材料的刻蚀速率Er=掩蔽层材料的刻蚀速率均匀性（Uniformity）

指的是一种衡量刻蚀工艺在整个硅片上，或整个一批，或批与批之间刻蚀能力的参数。深宽比相关刻蚀（ARDE，负载效应）。聚合物第68页，共169页，2023年，2月20日，星期四2.7刻蚀（6）湿法刻蚀（WetEtching）

对于下层材料具有高的选择比，对器件不会带来等离子损伤，并且设备简单便宜。浸泡和喷射方式刻蚀参数说明控制难度浓度溶液浓度（e.g.,腐蚀SiO2的溶液NH4F与HF的比）最难控制的参数，因为槽内溶液浓度一直在变时间硅片浸在湿法化学腐蚀槽中的时间相对容易控制温度湿法化学刻蚀槽中的温度相对容易控制搅动溶液槽的搅动相对容易控制批数为减少颗粒并确保适当的溶液强度，一定批次后必须更换溶液相对容易控制第69页，共169页，2023年，2月20日，星期四2.7刻蚀（7）湿法刻蚀氧化硅

HF或者NH4F+HF作为刻蚀溶液湿法刻蚀氮化硅

通常用热磷酸（H3PO4）在160℃左右进行反应刻蚀湿法刻蚀硅（HF，KOH，EPW）

SiO2+6HFH2SiF6+2H2O3Si+4HNO3+18HF3H2SiF8+4NO+8H2O

Si+H2O+2KOHK2SiO4+2H2第70页，共169页，2023年，2月20日，星期四2.7刻蚀（8）干法刻蚀（DryEtching）

主要目的是完整的把掩膜图形复制到硅片表面。优点（Advantages）

（1）刻蚀剖面是各相异性，具有非常好的侧壁剖面控制

（2）好的CD控制

（3）最小的光刻胶脱落或粘附问题

（4）好的片内、片间、批次间的刻蚀均匀性

（5）较低的化学制品使用和处理费用缺点（Drawback）

（1）对下层材料的差的刻蚀选择比

（2）等离子体带来的器件损伤

（3）昂贵的设备第71页，共169页，2023年，2月20日，星期四2.7刻蚀（9）干法刻蚀原理

干法刻蚀系统中，刻蚀作用通常是化学作用或物理作用，或者是化学和物理的共同作用来实现的。第72页，共169页，2023年，2月20日，星期四2.7刻蚀（10）化学干法等离子体刻蚀和物理干法等离子体刻蚀刻蚀参数物理刻蚀（RF电场垂直与Si片表面）物理刻蚀（RF电场平行与Si片表面）化学刻蚀物理和化学刻蚀刻蚀机理物理离子溅射等离子中的活性基与硅片表面反应液体中的活性基与硅片表面反应在干法刻蚀中，刻蚀包括离子溅射和火星元素与硅片表面的反应侧壁剖面各向异性各向同性各向同性各向同性至各向异性选择比差/难以提高（1：1）一般/好（5：1至100：1）高、很高（高于500：1）一般/高（5：1至100：1）刻蚀速率快适中慢适中线宽控制一般/好差非常差好/非常好第73页，共169页，2023年，2月20日，星期四2.7掺杂（1）掺杂（Doping）指把杂质引入半导体材料的晶体结构中，以改变它的电学性能的一种方法。常用的杂质元素有：硼、磷、砷、锑掺杂方式

热扩散和离子注入第74页，共169页，2023年，2月20日，星期四2.7掺杂（2）扩散(Diffusion)

扩散是利用高温驱动杂质穿过硅的晶格结构，这种方法受到时间和温度的影响扩散原理

硅中固态杂质的扩散需要三个步骤：预淀积、推进、激活预淀积(Pre-deposition)

硅片被送入高温扩散炉中，杂质原子从源转移到扩散炉内。杂质仅进入了硅片中很薄的一层，且其表面浓度恒定。C(x,t)=Cs×erfc(x/2(Dt)1/2)第75页，共169页，2023年，2月20日，星期四2.7掺杂（3）推进(Drive-in)

用以使淀积的杂质穿过硅晶体，在硅片中形成期望的结深。高温环境下形成的氧化物会引起杂质浓度的再分布。激活(Activation）

继续升高温度，使杂质原子与晶格中的硅原子键合。这个过程激活了杂质原子，改变了硅的电导率。杂质移动

每一种杂质在硅中都有一定的扩散率，扩散率表示杂质在硅片中的移动速度，在硅片中，杂质原子的扩散有2种机制：间隙式和替代式。第76页，共169页，2023年，2月20日，星期四2.7掺杂（4）扩散工艺

(1)进行质量测试以保证工具满足生产质量标准（2）使用批控制系统，验证硅片的特性

（3）下载包含所需扩散参数的工艺菜单

（4）开启扩散炉，包括温度分布

（5）清洗硅片并浸泡HF，去除自然氧化层

（6）预淀积：把硅片装入扩散炉，扩散杂质

（7）推进：升高炉温，推进并激活杂质，然后撤出硅片(8)测量、评价、记录结深和电阻第77页，共169页，2023年，2月20日，星期四2.7掺杂（5）离子注入（Implantation）

离子注入是通过高压高能离子轰击把杂质引入硅片。杂质通过与硅片发生原子级的高能碰撞，才能被注入。杂质的浓度和深度的可控性和重复性是离子注入的最大优点。第78页，共169页，2023年，2月20日，星期四2.7掺杂（6）离子注入是一个物理过程，即不发生化学反应。在0.25um工艺以下的注入过程有2个主要目标：（1）向硅片中引入均匀。可控制数量的特定杂质；（2）把杂质放入在希望的深度。2.7掺杂（6）第79页，共169页，2023年，2月20日，星期四2.7掺杂（7）优点描述精确控制杂质含量能在很大范围内精确控制注入杂质浓度(1010-1017ions/cm2)。误差在±2%之间。很好的杂质均匀性用扫描的方法控制杂质的均匀性对杂质穿透深度有很好的控制通过控制注入过程中离子能量控制杂质的穿透深度，增大了设计的灵活性，如埋层，最大杂质浓度在埋层里，最小浓度在硅片表面产生单一离子束质量分离技术产生没有沾污的纯离子束，不同的杂质能够被选出进行注入。高真空保证最少沾污。低温工艺注入在中等温度(小于125℃)下进行，允许使用不同的光刻掩膜，包括光刻胶。注入的离子能穿过薄膜杂质可以通过薄膜注入，如氧化物或氮化物。这就允许MOS晶体管阈值电压调整在生长栅氧化层之后进行。增大了注入的灵活性无固溶度极限注入杂质含量不受硅片固溶度的限制第80页，共169页，2023年，2月20日，星期四2.7掺杂（8）离子注入参数：剂量和射程剂量：单位面积硅片表面注入的离子数，单位是原子(or离子)每平方厘米。

Q=It/enA

其中，Q=剂量I=束流，单位是库仑每秒(安培)t=注入时间，单位是秒e=电子电荷，等于1.6×10-19库仑

n=离子电荷(比如B+等于1)A=注入面积，单位是cm2第81页，共169页，2023年，2月20日，星期四2.7掺杂（9）射程：指的是离子注入过程中，离子穿入硅片的距离。离子是运动的，所以他们的能量是动能(KE),常用单位是焦耳。然而，离子注入中的能量一般用电子电荷与电势差的乘积，即电子伏特(eV)来表示。KE=nV

其中，KE=能量，单位是是电子伏特（eV）n=离子的电荷状态V=电势差，单位是伏特诸如及的能量越高，意味着杂质原子能穿入硅片越深，射程越大。第82页，共169页，2023年，2月20日，星期四2.7掺杂（10）投影射程Rp

指注入离子在硅片中的穿行的距离，取决于离子质量和能量、靶的质量和离子束相对于硅片晶体结构的方向。注入硅片的杂质原子穿行的距离呈现一定的分布，即偏差ΔRp。Rp表示可以形成多深的结，而ΔRp表示被注入元素在Rp附近的分布第83页，共169页，2023年，2月20日，星期四2.7掺杂（11）电子阻碍和核阻碍

注入离子在穿行硅片的过程中与硅原子发生碰撞，导致能量损失，并最终停止在某一深度。两个主要能量损失机制：电子阻碍和核阻碍。电子阻碍

杂质原子与靶材料的电子发生反应造成的，此过程与厚介质阻碍弹射类似。核阻碍

由于杂质原子与硅原子发生碰撞，造成硅原子的移位，这个过程可以形象化为2个硬球之间的碰撞第84页，共169页，2023年，2月20日，星期四2.7掺杂（12）退火（Anneal）

离子注入会将原子撞击出晶格结构而损伤硅片晶格。另外，被注入离子基本不占据硅的晶格点，而是停留在晶格间隙位置。高温退火能够加热被注入硅片，修复晶格缺陷；还能使杂质原子移动到晶格点，将其激活。杂质的激活与时间和温度有关。退火有2种基本方法：高温炉退化和快速退火（RTA）第85页，共169页，2023年，2月20日，星期四2.7光刻（1）光刻（Lithography）

光刻指使用光敏光刻胶材料和可控制的曝光将三维图形转移到硅片表面的任一复制过程。光刻的本质是把临时电路结构复制到以后要进行刻蚀或离子注入的硅片上，这些结构首先以图形形式制作在掩膜版的石英模版上，紫外光透过掩膜版把图形转移到硅片表面的光敏薄膜上。转移到硅片表面的光刻图形的形状完全取决于硅片层面的构成。图形可能是硅片上的半导体器件、隔离槽、接触孔、金属互连线以及互连金属层的通孔。第86页，共169页，2023年，2月20日，星期四2.7光刻（2）光刻掩膜版（Photomask）

它是一块石英版，包含了对于整个硅片来说确定一工艺层所需的完整管芯阵列。光谱

能量要满足激活光刻胶并将图形从掩膜版中转移过来的要求。第87页，共169页，2023年，2月20日，星期四2.7光刻（3）光刻包括2种基本的工艺类型：负性光刻和正性光刻负性光刻

基本特征：当曝光后，光刻胶会因为交联而变得不可溶解，并会硬化。一旦硬化，交联的光刻胶就不能在溶剂中被洗掉。因为光刻胶上的图形与掩膜版上的图形相反，所以这种光刻胶被称为负性光刻胶。第88页，共169页，2023年，2月20日，星期四2.7光刻（4）正性光刻在正性光刻工艺中，复制到硅片表面上的图形与掩膜版上的一样。被紫外线曝光后的区域经历看一种光化学反应，在显影液中软化并可溶解在其中。用这种方法，曝光的正性光刻胶区域将在显影液中被除去，而不透明的掩膜版下的没有被曝光的光刻胶仍然保留在硅片上。第89页，共169页，2023年，2月20日，星期四2.7光刻（5）光刻工艺的8个基本步骤(1)气相成膜(2)旋转涂胶(3)软烘(4)对准和光刻(5)曝光后烘培(6)显影(7)坚膜烘培(8)显影检查第90页，共169页，2023年，2月20日，星期四2.7光刻（6）步骤1：气相成底膜处理

光刻的第一步是清洗、脱水和硅片表面成底膜处理，这些步骤的目的是增强硅片和光刻胶之间的粘附性。脱水烘培后硅片立即要用六甲基二硅胺烷(HMDS)进行成膜处理。步骤2：旋转涂胶

硅片固定在真空载片台上，将一定容量的液体光刻胶滴在硅片上，然后硅片旋转得到一层均匀的光刻胶涂层。第91页，共169页，2023年，2月20日，星期四2.7光刻（7）步骤3：软烘

光刻胶被涂到硅片表面后必须要经过软烘，软烘的目的是去除光刻胶中的溶剂。软烘提高了粘附性，提高了硅片上光刻胶的均匀性。典型的软烘条件是在热板上90-100℃烘30秒。步骤4：对准和曝光掩膜版与涂了胶的硅片上的正确位置对准。然后将掩膜版与硅片曝光，把掩膜版图形转移到涂胶的硅片上。光能激活了光刻胶中的光敏成分第92页，共169页，2023年，2月20日，星期四2.7光刻（8）步骤5：曝光后烘培（Optional）

对DUV光刻胶在100-110℃的热板上进行曝光后烘培是必要的。步骤6：显影

显影是在硅片表面光刻胶中产生图形的关键步骤。光刻胶上可溶解区域被化学显影剂溶解，将可见的岛或者图形留在硅片表面。第93页，共169页，2023年，2月20日，星期四2.7光刻（9）步骤7：坚膜烘培

显影后的热烘培指的就是坚膜烘培。烘培要求挥发掉存留的光刻胶溶剂，提高光刻胶对硅片表面的粘附性。正胶的坚膜烘培温度约为120-140℃。步骤8：显影后检查

光刻胶在硅片上形成图形后就要进行检查以确定光刻胶图形的质量。检查的目的有2个：(1)找出光刻胶有质量问题的硅片；(2)描述光刻胶工艺性能以满足规范要求第94页，共169页，2023年，2月20日，星期四2.7光刻（10）气相成底膜处理

1）硅片清洗

2）脱水烘培(尽快涂胶or室内相对湿度~50%)

3）硅片成底膜（六甲基胺烷，HMDS）

浸泡、喷雾、气相方法在涂抹

第95页，共169页，2023年，2月20日，星期四2.7光刻（11）旋转涂胶1）分滴：当硅片静止或旋转的非常缓慢时，光刻胶分滴在硅片上。2）旋转铺开：快速加速硅片的旋转到一高速的转速使光刻胶伸展到整个硅片表面。3）旋转甩胶：甩去多余的光刻胶，在硅片上得到均匀的光刻胶胶膜覆盖层.4）溶剂挥发：以固定转速继续旋转已涂胶的硅片，直至溶剂挥发，光刻胶胶膜几乎干燥。第96页，共169页，2023年，2月20日，星期四2.7光刻（12）旋转涂胶参数

静止滴胶后，硅片首先低速旋转，使光刻胶均匀铺开，一旦光刻胶到达硅片边缘，转速被加速到设定的旋转速度。动态滴胶是在硅片慢速旋转时滴胶，然后加速到设定的转速，这是为了均匀地覆盖硅片。光刻胶甩胶厚度与光刻胶的粘稠度和甩胶转速有关：光刻胶厚度∝1/(RPM)1/2第97页，共169页，2023年，2月20日，星期四2.7光刻（13）软烘（SoftBake）

在硅片上旋转涂布光刻胶后，硅片要经过一个称为软烘（也叫前烘）的高温步骤，原因有：1）将硅片上覆盖的光刻胶溶剂去除；2）增强光刻胶的粘附性以便在显影时光刻胶可以很好地粘附；3）缓和在旋转过程中光刻胶胶膜内产生的应力；4）防止光刻胶沾到设备上。软烘温度85-120℃软烘时间30-60秒第98页，共169页，2023年，2月20日，星期四2.7光刻（14）第99页，共169页，2023年，2月20日，星期四2.7光刻（15）第100页，共169页，2023年，2月20日，星期四2.7光刻（16）第101页，共169页，2023年，2月20日，星期四2.7光刻（17）曝光后烘培（PEB）为了促进关键光刻胶的化学反应，对CADUV光刻胶进行后烘培是必须的。对于常规的I线胶，进行后烘培的目的是提高光刻胶的粘附性并减少驻波。第102页，共169页，2023年，2月20日，星期四2.7光刻（18）显影（Developing）

用化学显影液溶解由曝光造成的光刻胶的溶可解区域就是光刻胶显影，目的是把掩膜版图形准确复制到光刻胶中。负胶（NegativePhotoresist）

负胶通过紫外线曝光发生交联(crosslink)或变硬，使曝光的光刻胶变得在显影液中不可溶解。正胶（PositivePhotoresist）

正胶显影液包含显影液和光刻胶之间的化学反应，从而溶解已曝光的光刻胶。第103页，共169页，2023年，2月20日，星期四2.7光刻（19）显影方法

(1)连续喷雾显影(continuousspray)(2)旋覆浸没显影(puddle)第104页，共169页，2023年，2月20日，星期四2.7光刻（7）坚膜（HardBake）

显影后的热烘培称为坚膜烘培，目的是蒸发掉剩余的溶剂使光刻胶变硬。此处理提高了光刻胶对硅衬底的粘附性，为下一步的工艺加工做好准备，如提高光刻胶抗刻蚀能力。坚膜也除去了剩余的显影液和水。坚膜温度

坚膜温度可以达到溶剂沸点，以有效蒸发掉溶剂实现最大的光刻胶增密。通常的坚膜温度对于正胶是130℃度，对于负胶是150℃。第105页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(1)CMOS反向器制作步骤（nMOS和pMOS组成）局部互连工艺通孔1和金属塞1的形成金属1互连的形成通孔2和金属塞2的形成金属2互连的行程制作金属3直到制作压点及合金参数测试双阱工艺浅槽隔离工艺多晶硅栅结构工艺轻掺杂注入工艺（LDD）侧墙的形成源/漏(S/D)注入工艺接触孔的形成第106页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(2)双阱工艺（n阱的形成）

（1）外延生长；（2）原氧化生长；（3）第一层掩膜，n阱注入；（4）n阱注入（高能）；（5）退火。双阱工艺（p阱的形成）

（1）第二层掩膜，p阱注入；（4）n阱注入（高能）；（5）退火。第107页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(3)浅槽隔离工艺（STI）(1)STI槽刻蚀(隔离氧化→氮化物淀积→第三层掩膜，浅槽隔离→STI槽刻蚀)(2)STI氧化物填充(沟槽衬垫氧化硅→沟槽CVD氧化物填充)(3)STI氧化层抛光-氮化物去除(沟槽氧化物抛光→氮化物去除)第108页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(4)多晶硅栅结构工艺（1）栅氧化层的生长（2）多晶硅淀积（3）第四层掩膜，多晶硅栅（4）多晶硅栅刻蚀第109页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(5)轻掺杂漏注入工艺(1)n-轻掺杂注入(第五层掩膜，n-LDD注入→n-LDD注入(低能量，浅结))(2)p-轻掺杂注入(第六层掩膜，p-LDD注入→p-LDD注入(低能量，浅结))第110页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(6)侧墙的形成（淀积SiO2→SiO2反刻）源/漏注入工艺(第七层掩膜，n+源漏注入→n+源漏注入(中等能量))(第八层掩膜，p+源漏注入→p+源漏注入(中等能量))第111页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(7)接触孔的形成(钛的淀积→退火→刻蚀金属钛)局部互连工艺1(SiNxCVD→掺杂氧化物的CVD→CMP→第九层掩膜，局部互连刻蚀)第112页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(8)局部互连工艺2(金属钛PVD→TiN淀积→W淀积→磨抛W)通孔1的形成(第一层层间介质氧化物淀积(CVD)→氧化物抛光→第十层掩膜，第一层层间介质刻蚀)第113页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(9)钨塞1的形成(金属淀积钛阻挡层(PVD)→淀积氮化钛(CVD)→淀积钨(CVD)→磨抛W)第一层金属互连形成(金属阻挡层淀积→淀积铝铜合金(PVD)→淀积TiN(PVD)→第十一层掩膜，金属刻蚀)第114页，共169页，2023年，2月20日，星期四2.8CMOS反向器制作步骤(10)第115页，共169页，2023年，2月20日，星期四4.1.5栅-源直流输入电阻集成电路的分类ASICSiGaAs双极性ECL/CMLTTLI2LMOSNMOSCMOSPMOSMNOS第116页，共169页，2023年，2月20日，星期四4.1.5栅-源直流输入电阻MOS器件中，栅-源两极通常作为输入端，其直流输入电阻就是栅介质SiO2的绝缘电阻，因而阻值高；栅氧化层厚度越厚，质量越好，绝缘电阻越高；高输入阻抗的特性：静态负载能力强；栅极漏电流很小；第117页，共169页，2023年，2月20日，星期四4.1.6栅-源击穿电压定义栅-源击穿电压指的是栅源之间能够承受的最高电压，超过该电压，栅氧化层就要发生破坏性击穿。

实际中，因SiO2存在各种各样缺陷和污染，其最大耐压降低，尤其是由于MOS器件电容结构和栅介质SiO2有很高的绝缘性能，很小的电量就能产生很高的电压，从而击穿栅介质。输入保护PadRVddVssGSD第118页，共169页，2023年，2月20日，星期四4.1.7漏-源击穿电压定义

在MOS管工作在饱和区时，当Vds高于某一电压值后，漏极的耗尽层会延伸到源极，而使电流流动与栅极电压无关，即使栅极电压=0，也有电流流动，这种情况称为漏-源击穿效应。应用

用于I/O保护电路中，以限制内部电路节点的电压。第119页，共169页，2023年，2月20日，星期四4.2CMOS电路功耗CMOS电路功耗的主要构成：

静态功耗：由反向漏电流或持续从电源供电器流出的电流引起的功耗；动态功耗：由CMOS开关的瞬态电流和负载电容的充放电引起的功耗；第120页，共169页，2023年，2月20日，星期四4.2.1CMOS的静态功耗静态功耗产生的原因实际中，漏(D)-源极(S)的扩散区和P阱或N阱形成的PN结产生了寄生的二极管，因而存在漏电流，静态功耗为漏电流所引起。漏电流求解其中Is为反向饱和电流静态功耗求解(漏电流和供电电压的乘积)

第121页，共169页，2023年，2月20日，星期四4.2.2CMOS电路的动态功耗(1)输入波形为理想的阶跃波形假设输入波形为阶跃的脉冲波形，其上升和下降时间远小于周期时间。对于输入信号频率fp=1/tp的方波输入(Vin)，其转换期间的平均动态功耗(Pd)为：

第122页，共169页，2023年，2月20日，星期四4.2.2CMOS电路的动态功耗(2)输入为非理想的波形

在输入波形为非理想波形时，反向器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通引起的动态功耗称为交变功耗PA:

第123页，共169页，2023年，2月20日，星期四4.2.2CMOS电路的动态功耗(3)另一种计算短路功耗方法

第124页，共169页，2023年，2月20日，星期四4.2.3电路总功耗电路总功耗

计算功耗时，最好将工作在特定频率下的电容相加并计算功耗，然后将各个工作于不同频率的功耗相加。增加估计精算的几种方法（1）计算电路中所有门输出驱动的电容值；（2）在重复步骤(1)的基础上将电路切割成更小的部分；（3）用模拟软件计算一个模拟过程中每一个节点上的每一个开关所转换的总电容，最后将所有模拟所用时钟周期数与电容结合得；（4）元件级时序模拟软件估计功耗和电流波形。

第125页，共169页，2023年，2月20日，星期四4.2.4功耗管理功耗设计中的基本问题导体的电迁移现象散热问题供电问题低功耗电路的设计

降低节点电容、减小开关活动的次数、降低工作电压、降低工作频率

设计层次改善程度系统级50%~90%结构级20%~50%逻辑级10%~20%版图级<5%第126页，共169页，2023年，2月20日，星期四4.3信号传输延迟延迟原因

各种逻辑门和连线并非理想元件，造成信号在传输过程中产生种种延迟。数字电路中，延迟的构成（1）门延迟（2）连线延迟（3）扇出延迟（4）大电容负载延迟

第127页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（1）定义：

门延迟指的是信号从逻辑门输入端到其输出端的延迟时间。CMOS逻辑门的转换时间受限于对负债电容Cl的充放电所需要的时间。CMOS反相器的设计要求（驱动能力）：

它最少能够驱动一个与之完全相同的反相器。

“本征延迟时间”

一个反相器驱动与之相同的另一个反相器是所产生的延迟时间。

第128页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（2）参数定义上升时间Tr

输出信号波形从“1”电平(即Vdd)的10%上升到90%需要的时间；下降时间Tf

输出信号波形从“1”电平(即Vdd)的90%上升到10%需要的时间；延迟时间Td

输入电压变化到50%Vdd时刻到输出电压变化到50%Vdd时刻之间的时间差；

第129页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（3）CMOS反相器延迟时间的等效电路前级反相器的负载电容约为后级反相器的两个晶体管栅极电容之和。

第130页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（4）下降时间

输入端Vi加上一个从0V到Vdd的阶跃电压时，N管导通，P管截止，Cl通过N管的等效电阻Rn放电。放电过程：（1）Rn的阻值随放点的过程而变化；（2）N管在整个放点过程中的工作区域也在变化；

第131页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（5）Cl的电压从0.9Vdd下降到Vdd-Vtn过程，n管工作在饱和区

根据放电电流的瞬态方程：

假设Vo从0.9Vdd到Vdd-Vtn的时间为Tf1，则有

第132页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（6）Cl的电压从Vdd-Vtn下降到0.1Vdd过程，n管工作在线性区

假设Vo从Vdd-Vtn到0.1Vdd的时间为Tf2，则有

CMOS反相器下降时间为

第133页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（7）上升时间

输入端加上从Vdd到0V的阶跃电压时：P管：栅源电压Vgs=-Vdd，导通

N管：栅源电压Vgs=0，截止充电电流的瞬态方程：起初，因为V0=0，Vi=0，P管的栅漏电压为0V，漏端夹断，而源端开启，所以P管工作在线性区。

第134页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（8）假设Vo从0.1Vdd到|Vtp|的时间为Tr1，则假设Vo从|Vtp|到0.9Vdd的时间为Tr2，则

第135页，共169页，2023年，2月20日，星期四4.3.1CMOS门延迟（9）COMS反相器的上升时间为

第136页，共169页，2023年，2月20日，星期四4.3.2连线延迟（1）导线上的分布电阻与电容值、驱动门的阻抗和负载阻抗等因素可以决定信号在导线上的传输速度。对于较长的导线，分布电阻和电容是影响传输速度延迟的最大的2个因素。节点Vi的时间响应：

第137页，共169页，2023年，2月20日，星期四4.3.2连线延迟（2）当网络节点分解的很密时，节点Vi的时间响应可以微分形式：

（扩散方程）一个步进电压沿着一长度为x的导线传输所需要的上升/下降延迟的时间Tx：

第138页，共169页，2023年，2月20日，星期四4.3.2连线延迟（2）当网络节点分解的很密时，节点Vi的时间响应可以微分形式：

（扩散方程）一个步进电压沿着一长度为x的导线传输所需要的上升/下降延迟的时间Tx：

第139页，共169页，2023年，2月20日，星期四4.3.3电路扇出延迟定义：

逻辑门的输出端所接入的输入门的个数称为电路的扇出F0.限制条件：

扇出端的负载等于每个输入端的栅电容之和：在电路设计中，如果一个反相器的扇出为N，即假设它要驱动N个与他本身尺寸相同的反向器F0=N，这是要求该反相器的驱动能力为其驱动一个反相器时驱动能力的F0=N倍，才能获得与其驱动一级门相同的延迟时间，使电路的速度不会下降。

第140页，共169页，2023年，2月20日，星期四4.3.4大电容负载驱动电路（1）大电容负载驱动电路

当电容负载增大时，逻辑门在驱动时引起的延迟的会相应增大，会出现芯片内信号线通过引线驱动芯片外部电容负载。如果在不增加电路延迟时间的情况下驱动大电容负载，根据驱动因子：

增大栅极沟道宽度W即可提高驱动能力。

但是W增大将使得驱动管的栅面积W×L也相应增大，栅极电容Cg（

Cg

∝WL）也随之增大，这将增大前一级逻辑门的负载。

第141页，共169页，2023年，2月20日，星期四4.3.4大电容负载驱动电路（2）假设一标准NMOS标准反相器，电路参数为

本征延迟时间为Tpd，如果不增加反相器的驱动能力，其延迟时间为27Tpd。

第142页，共169页，2023年，2月20日，星期四4.3.4大电容负载驱动电路（3）逐级放大法

在标准反相器βR不变的前提下，逐级放大驱动管和负载管的宽长比，使每一级发达的比例因子f相等。（比例因子f