数电第2次讨论课习题参考解答

组合逻辑电路和可编程器件数电第2次讨论课提纲1、组合逻辑电路的输出取决于（

）。

A当时的输入信号

B原来的输出信号

C当时的输入信号和原来的输出信号一、组合逻辑电路2、组合逻辑电路

（

）。A有记忆功能

B无记忆功能

C有时有记忆功能,有时没有

D有无记忆功能要根据电路确定3、引起组合逻辑电路中竟争与冒险的原因是(

)。A逻辑关系错

B干扰信号

C电路延时

D电源不稳定4、什么是数值比较器？以设计1位数值比较器为例，说明数值比较器的输入输出信号和逻辑功能。数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。比较结果有A>B,A<B,A=B三种情况。

一位数值比较器：输入信号：一位二进制数A、B输出信号：FA>B=1表示A>B

FA<B=1表示A<B

FA=B=1表示A=B

5、电路如下图所示，74×85为四位数码比较器，试说明电路输出F1，F2，F3的功能。5、电路如下图所示，74×85为四位数码比较器，试说明电路输出F1，F2，F3的功能。6、LUT实现的逻辑函数如图所示。试写出图示函数的最简或非-或非表达式。并画出用八选一数据选择器74HC151和译码器74HC138实现该函数的逻辑图。6、LUT实现的逻辑函数如图所示。试写出图示函数的最简或非-或非表达式。并画出用八选一数据选择器74HC151和译码器74HC138实现该函数的逻辑图。6、LUT实现的逻辑函数如图所示。试写出图示函数的最简或非-或非表达式。并画出用八选一数据选择器74HC151和译码器74HC138实现该函数的逻辑图。6、LUT实现的逻辑函数如图所示。试写出图示函数的最简或非-或非表达式。并画出用八选一数据选择器74HC151和译码器74HC138实现该函数的逻辑图。7、什么是算术运算电路？基本的算术运算电路是什么电路？下图分别是什么逻辑符号？分别说明其输入输出信号和逻辑功能。半加器：输入信号：两个加数

输出信号：和数、进位数

逻辑功能：实现只考虑加数本身而不考虑低位进位的加法运算

全加器：输入信号：被加数、加数、低位进位数

输出信号：本位和数、向高位的进位数

逻辑功能：实现进行被加数、加数和来自低位的进位信号相加，并根据求和结果给出该位的进位信号的加法运算。7、什么是算术运算电路？基本的算术运算电路是什么电路？下图分别是什么逻辑符号？分别说明其输入输出信号和逻辑功能。8、列出全加器的真值表，说明其逻辑功能。画出用半加器、八选一数据选择器74HC151和译码器74HC138实现的逻辑图。

8、列出全加器的真值表，说明其逻辑功能。画出用半加器、八选一数据选择器74HC151和译码器74HC138实现的逻辑图。

8、列出全加器的真值表，说明其逻辑功能。画出用半加器、八选一数据选择器74HC151和译码器74HC138实现的逻辑图。

9、多位加法器是怎么构成的？说明74HC283加法器的输入输出信号和逻辑功能。画出用74283构成的将8421BCD码转换为余3码的码制转换电路。

B1

B0

B3

B2

A1

A0

A3

A2

S3

74283

S2

S1

S0

C–1

CO

9、多位加法器是怎么构成的？说明74HC283加法器的输入输出信号和逻辑功能。画出用74283构成的将8421BCD码转换为余3码的码制转换电路。

10、A、B均为4位二进制数，试用一片4位加法器74HC283实现Y=4A+B。（提示：二进制数每乘一次2，向左移一位，即2×A3A2A1A0=A3A2A1A00）11、用一片双四选一74LS153设计报警控制电路：

有报警信号（高电平）时，按A、B、C的优先级处理当第1路（C）有报警信号时，控制数码管显示1；当第2路（B）有报警信号时，控制数码管显示2；当第3路（A）有报警信号时，控制数码管显示3；无报警信号时，控制数码管显示0。11、用一片双四选一74LS153设计报警控制电路：

二、可编程器件1、可编程器件CPLD和FPGA实现逻辑函数的原理是相同的吗？为什么？2、FPGA全称是什么？是一种什么器件？不相同

构成FPGA基本单元的逻辑块主要是查找表LUT，而CPLD中的逻辑块是以与-或阵列为基础的。现场可编程门阵列，是半定制可编程器件。3、随着EDA技术的不断完善与成熟，(

)设计方法更多的被应用于VerilogHDL设计当中。

A.自顶向下 B.电路图 C.自底向上 D.以上均可4、基于EDA技术的现代电子系统设计流程为：原理图/HDL文本输入→功能仿真→(

逻辑综合

)→布局布线→(

时序仿真)→编程下载→硬件测试。5、下列VerilogHDL程序所描述电路是什么门电路？试用逻辑符号和真值表描述它的逻辑功能。

moduleTRI(EN,IN,OUT);inputIN,EN;outputOUT;assignOUT=EN?IN:1’bZ;endmodule三态门6、下列VerilogHDL程序所描述的是一个什么逻辑电路？试用逻辑符号和真值表描述它的逻辑功能。moduleDataflow(A,En,Y);

input[2:0]A;

input

En;

output[7:0]Y;

assign

Y[0]=~(En&~A[2]&~A[1]&~A[0]);

assign

Y[1]=~(En&~A[2]&~A[1]&

A[0]);

assign

Y[2]=~(En&~A[2]&

A[1]&~A[0]);

assign

Y[3]=~(En&~A[2]&

A[1]&

A[0]);

assign

Y[4]=~(En&

A[2]&~A[1]&~A[0]);

assign

Y[5]=~(En&

A[2]&~A[1]&

A[0]);

assign

Y[6]=~(En&

A[2]&

A[1]&~A[0]);

assign

Y[7]=~(En&

A[2]&

A[1]&

A[0]);endmodule3-8线译码器7、下面是对两个8位无符号二进制数的大小进行比较的程序，该程序正确吗？modulecomparator(AGTB,AEQB,