数字集成电路中的基本模块演示文稿

数字集成电路中的基本模块演示文稿目前一页\总数八十三页\编于七点优选数字集成电路中的基本模块目前二页\总数八十三页\编于七点设计运算功能块.3本章重点加法器、乘法器及移位器考虑性能、面积或功耗的设计数据通路模块的逻辑和系统级优化数据通路中功耗与延时的综合考虑目前三页\总数八十三页\编于七点设计运算功能块.45.1引言从全局考虑把注意力集中在对他们的目标功能影响最大的逻辑门、电路或晶体管上非关键逻辑采用常规设计目前四页\总数八十三页\编于七点设计运算功能块.55.2数字处理器结构中的数据通路（一）大多数数字电路按功能可分为：（1）数据通路（如加法器、乘法器、移位器）、（2）存储器、（3）控制电路、（4）I/O、（5）互连存储器数据通路控制器I/O目前五页\总数八十三页\编于七点构成数字系统结构的基本模块运算单元-位片式数据通路(加法器,乘法器,移位器,比较器,等.)存储器-RAM,ROM,缓冲器,移位寄存器控制电路-有限状态机(PLA,随机逻辑.)-计数器互连-开关-判断器-总线设计运算能块.6目前六页\总数八十三页\编于七点设计运算功能块.7数据通路常常组织成位片式结构每一个对一位进行操作——位片式目前七页\总数八十三页\编于七点设计运算功能块.8目前八页\总数八十三页\编于七点（二）数据通路的特点：（它在很大程度上决定了整个系统的性能）规整性：（Bit-slice）优化版图局域性：（时间、空间，算子相邻布置）版图紧凑正交性：（数据流、控制流）规整的布线层次化：高位－低位，多位－少位模块化：包括各种IP模块设计运算功能块.9目前九页\总数八十三页\编于七点设计运算功能块.105.3加法器优化可以在逻辑层或电路层上进行逻辑层上的优化意在重新安排布尔方程以得到一个速度较快或面积较小的电路电路层优化则着眼于改变晶体管的尺寸以及电路的拓扑连接来优化速度5.3.1二进制加法器：定义ABCoutSumCin全加器目前十页\总数八十三页\编于七点设计运算功能块.11S和Co的布尔表达式从实现的角度，把S和Co定义为中间信号G(进位产生)、D(进位取消)和P(进位传播)的函数重新写为注意：G和P仅是A和B的函数而与Ci无关进位取消进位取消传播Ci=0传播Ci=1传播Ci=0传播Ci=1进位产生进位产生目前十一页\总数八十三页\编于七点（2）组合逻辑加法器设计运算功能块.12目前十二页\总数八十三页\编于七点（2）组合逻辑加法器设计运算功能块.13目前十三页\总数八十三页\编于七点电路特点该电路的特点：（1）利用Carry-out信号来产生SUM，不用XOR门，在不减慢进位产生的情况下可减少管子数（共28

个管子）（2）在“进位产生”与“和位产生”电路中存在很长的串联PMOS管，进位输出信号的负载包括本级的两个扩散电容和驱动下一级的六个栅电容以及布线电容。（3）SUM的比Carry迟产生。（4）使进位路径的延时减到最小是设计高速加法器的主要目标：1.连接Cin的管子（关键路径上的管子）尽可能放在靠近门的输出端2.在这一加法器的进位链中可以利用加法器的反相特性来消除反相门。设计运算功能块.14目前十四页\总数八十三页\编于七点加法器的反向特性设计运算功能块.15目前十五页\总数八十三页\编于七点设计运算功能块.16逐位(行波、串行)进位加法器（1）结构：一个N位加法器可以通过把N个一位的全加器电路串联起来构成，第i级的Carry−out用来产生第i+1级的SUM和Carry（2）特点：结构直观简单，运行速度慢，最坏情形下关键路径的延时：tadder≈(N-1)tcarry+tsumN位逐位进位加法器的延时正比于加法器的位数N在设计一个快速逐位进位加法器的全加器单元时，优化tcaary比优化tsum重要得多目前十六页\总数八十三页\编于七点逐位(行波、串行)进位加法器（3）优化进位链的方法：同时利用正信号和反信号设计运算功能块.17目前十七页\总数八十三页\编于七点设计运算功能块.18结构优化：在进位路径中取消反相器提高速度利用加法器的反相特性目前十八页\总数八十三页\编于七点设计运算功能块.19改进加法器：镜像加法器设计进位产生电路分析面积和延时相对减少取消了进位反相门门的PDN和PUN网络不再是对偶的24个晶体管目前十九页\总数八十三页\编于七点20镜像加法器棍棒图目前二十页\总数八十三页\编于七点设计运算功能块.21镜像加法器的特点目前二十一页\总数八十三页\编于七点镜像加法的尺寸设计设计运算功能块.22目前二十二页\总数八十三页\编于七点设计运算功能块.23目前二十三页\总数八十三页\编于七点设计运算功能块.24目前二十四页\总数八十三页\编于七点设计运算功能块.25传输门型加法器特点：它的和与进位输出具有近似的延时目前二十五页\总数八十三页\编于七点设计运算功能块.26目前二十六页\总数八十三页\编于七点设计运算功能块.27曼彻斯特进位链加法器增加进位产生和进位消除信号来简化CoGiVDDφφCiPiVDDGiCiPiPiCoDi静态实现，采用进位传播、进位产生和进位消除动态实现，只用进位传播和进位产生信号目前二十七页\总数八十三页\编于七点设计运算功能块.28用串联的传输管来实现进位链在预充电阶段（Ø＝0），传输管进位链中的所有中间节点都被预充电到VDD，在求值阶段，当有输入进位且传播信号为PK为高电平，或进位产生信号（GK）为高电平，节点CK放电目前二十八页\总数八十三页\编于七点设计运算功能块.29棍棒图数据通道版图由三排组织成位片式的单元组成:计算进位传播信号和进位产生信号由左到右传播进位产生最终的和目前二十九页\总数八十三页\编于七点设计运算功能块.30加法器进位链在最坏情况下的延时当所有的Ci=C且Rj=R时，这样一个网络的传播延时等于R1R2R3R4R5进位输出123456C1C2C3C4C5M1M2M3M4M5进位输入或时钟目前三十页\总数八十三页\编于七点设计运算功能块.31目前三十一页\总数八十三页\编于七点设计运算功能块.325.3.3二进制加法器：逻辑设计考虑加法器速度与位数的线性关系使得采用逐位进位加法器实现长字不现实，需要进行逻辑优化，使加法器tp<O(N)进位旁路加法器(Carrybypass/SkipAdder)线性进位选择加法器(LinerCarrySelectAdder)平方根进位加法器(Square-RootCarry-SelectAdder)目前三十二页\总数八十三页\编于七点设计运算功能块.33逻辑设计考虑--进位旁路加法器进位旁路加法器当BP=P0P1P2P3=1时，进位输入通过旁路晶体管Mb立即送至下一个模块FAFAFAFAP0G1P0G1P2G2P3G3Co,3Co,2Co,1Co,0Ci,0FAFAFAFAP0G1P0G1P2G2P3G3Co,2Co,1Co,0Ci,0Co,3MultiplexerBP=PoP1P2P3因增加旁路而增加的面积很小，但破坏规则的位片式结构目前三十三页\总数八十三页\编于七点设计运算功能块.34Ci,0G2P3P2P1P0G1G0G3BPBPCo,3例11.3曼彻斯特进位链加法器中的进位旁路目前三十四页\总数八十三页\编于七点设计运算功能块.35计算一个N位加法器的延时假设整个加法器被划分成(N/M)个等长的旁路级每一级含有M级最坏情况下进位产生于第一位的位置，逐位通过第一个模块，跃过（N/M-2)个旁路级，并且被吸收在最后一位的位置上而不产生输出进位目前三十五页\总数八十三页\编于七点各部分参数含义：tsetup:形成进位产生信号和进位传播信号所需要的固定时间tcarry:通过一位的传播延时，最坏情况下通过具有M位的一个级进位传播延时为M倍tbypass:通过一级旁路多路开关的传播时间tsum:产生最后一级的“和”所需要的时间设计运算功能块.36目前三十六页\总数八十三页\编于七点设计运算功能块.37逐位进位加法器和进位旁路加法器的比较Ntp逐位进位加法器进位旁路加法器4..8思考题11.1进位跳跃加法器的延时确定引起一个16位(4*4)进位旁路加法器中最坏情况延时的输入样式。假设tcarry=tsetup=tskip=tsum=1，确定其延时并与一般的逐位进位加法器进行比较。增加进位旁路一般使面积增加10%至20%进位旁路加法器的总进位传播时间仍与位数N成正比，但比例系数较串行进位加法器为小。N较小时，因为旁路的额外开销使采用旁路进位收益不大。一般N在4~8之间采用旁路进位。目前三十七页\总数八十三页\编于七点设计运算功能块.38线性进位选择加法器预先考虑进位输入两种可能的值，并提前计算出针对这两种可能性的结果。一旦输入进位的确切值已知，正确结果就可以通过一个简单的多路开关级很容易地选出4-bSetup“0”carrypropagation“1”carrypropagation10multiplexerCinCoutSumgenerationP’sG’sC’sA’sB’sS’s

用一个最小的延时来完成，但增加硬件开销30%目前三十八页\总数八十三页\编于七点设计运算功能块.39线性进位选择加法器：关键路径目前三十九页\总数八十三页\编于七点40线性进位选择加法器延时最坏情况下的传播延时tadder=tsetup+Mtcarry+(N/M)tmux+tsum

传播延时正比于N，形成这一线性关系的原因是在最坏情形下选择0或1的运算结果模块选择信号仍然必须逐一通过所有级

为优化设计，假设全加器和多路开关具有相同的传播延时，等于归一化的值1。在最坏情形下将输入时间信号到达节点的时间标在图上目前四十页\总数八十三页\编于七点41线性进位选择加法器延时结构目前四十一页\总数八十三页\编于七点设计运算功能块.42平方根进位选择加法器在该加法器中逐级增加后续各级的位数目前四十二页\总数八十三页\编于七点平方根进位选择加法器延时假设N位加法器含有P级，第一级相加M位，后续各级依次增加一位，则：

若M《N，则：加法器延时：目前四十三页\总数八十三页\编于七点设计运算功能块.44平方根进位选择加法器与线性逐位进位加法器和线性选择加法器传播延时的比较目前四十四页\总数八十三页\编于七点超前进位加法器在N位加法器中每一位的位置上都存在下列关系：通过对Co,k-1展开可消除Co,k对Co,k-1的依赖Co,k的完全展开式：其中Ci,0通常为0设计运算功能块.45目前四十五页\总数八十三页\编于七点超前进位加法器G=ABD=ABP=A+BCo=G+PCiS=PCi=ABCi+(A+B+Ci)Co设计运算功能块.46目前四十六页\总数八十三页\编于七点超前进位加法器原理图

设计运算功能块.47目前四十七页\总数八十三页\编于七点G3C0C0C0C0P0P0P0P0G0G0G0G0C1@3P1P1P1P1P1P1G1G1G1C2@3P2P2P2P2P2P2G2G2C3@3P3P3P3P3C4@3Pi@1gatedelayCiSi@2gatedelaysBiAiGi@1gatedelay超前进位逻辑实现带传播和产生信号的加法器单元在超过4位时，电路所需的逻辑门扇入非常大计算多位相加时，进位输出仅需3个门延时，和仅需4个门延时设计运算功能块.48目前四十八页\总数八十三页\编于七点A0B00S0@2A1B1C1@2S1@3A2B2C2@4S2@5A3B3C3@6S3@7Cout@8A0B00S0@2A1B1C1@3S1@4A2B2C2@3S2@4A3B3C3@3S3@4C4@3C4@3超前进位逻辑实现超前进位逻辑产生独立的并行计算输出的和，比较快然而，进位逻辑成本增加好多倍进位Pi@1gatedelayCiSi@2gatedelaysBiAiGi@1gatedelay设计运算功能块.49目前四十九页\总数八十三页\编于七点LookaheadCarryUnitC0P0G0P1G1P2G2P3G3C3C2C1C0P3-0G3-0C4@3@2@4@3@2@5@3@2@5@3@2@4@5@3@0C16A[15-12]B[15-12]C12S[15-12]A[11-8]B[11-8]C8S[11-8]A[7-4]B[7-4]C4S[7-4]@7@8@8A[3-0]B[3-0]C0S[3-0]@0@4444PG4-bitAdder444PG4-bitAdder444PG4-bitAdder444PG4-bitAdder采用层次化超前进位的16位加法器超前进位加法器4个4位加法器内部包含自身的4位超前进位逻辑第二级超前进位单元延到16位（8个门延时完成计算）G=G3+P3G2+P3P2G1+P3P2P1G0P=P3P2P1P0C1=G0+P0C0C2=G1+P1G0+P1P0C0C0P0G0C1@2设计运算功能块.50目前五十页\总数八十三页\编于七点4位超前进位加法器镜像实现的电路图

利用超前进位公式的自对偶性和递归性建立了一个镜像结构，对于N位的超前进位组，它的晶体管实现具有N个并行分支并且有N+1个晶体管堆叠。在N值较大时极慢，只在N值较小时有效设计运算功能块.51目前五十一页\总数八十三页\编于七点对数超前进位加法器----原理

在上式中，进位传播过程被分解成两位的子组合，Gi:j和Pi:j分别表示从第i位至第j位的进位产生和进位传播信号,称为块进位产生和块进位传播信号

为了建立非常快的加法器，把进位传播和进位产生组织成递归的树形结构。设计运算功能块.52目前五十二页\总数八十三页\编于七点点操作针对这些成对的函数并且允许对一个块的位进行组合和运算设计运算功能块.53目前五十三页\总数八十三页\编于七点用动态逻辑实现进位传播和进位产生信号传播产生(P)进位产生(G)

该模块产生进位传播和进位产生信号。所附加的单独来驱动保持器的反相器在驱动较大扇出的门中很有用。在翻转开始后通过使保持器的驱动器与该电路的扇出间失去联系可以使保持器很快脱离工作设计运算功能块.54目前五十四页\总数八十三页\编于七点用动态逻辑实现点操作点操作，代表计算块级的进位传播和进位产生信号的两个门设计运算功能块.55目前五十五页\总数八十三页\编于七点用动态逻辑实现和选择电路设计运算功能块.56目前五十六页\总数八十三页\编于七点Kogge-Stone16位超前进位对数加法器在位置2i-1上的进位只需要i步就可以计算出来互连结构规则，实现容易关键路径上扇出基本上是一个常数49个点操作，面积和功耗较大建立P和G信号进行点操作产生和设计运算功能块.57目前五十七页\总数八十三页\编于七点16位操作数的四进制Kogge-Stone加法器减少树的结构深度的一种选择是在每一结构层次上组合四个信号。一个16位的加法器只需要两级进位逻辑设计运算功能块.58目前五十八页\总数八十三页\编于七点16位Brent-Kung树结构正向树只实现在2N-1位置上的进位信号，为产生全部进位，需要一个反向二进制树。27个点操作并且所需的导线少，但布线结构不规则，并且各个门的扇出不相同，优化性能困难。C14最长，需要6个点操作设计运算功能块.59目前五十九页\总数八十三页\编于七点列出Co,3和Co,8的计算过程设计运算功能块.60目前六十页\总数八十三页\编于七点用多米诺动态逻辑来实现四进制点操作的原理图

设计运算功能块.61目前六十一页\总数八十三页\编于七点时钟延迟多米诺加法器结构设计运算功能块.62目前六十二页\总数八十三页\编于七点G3:0的输出表达式G3:0=G3+P3G2+P3P2G1+P3P2P1G0=P3(P2(P1G0+G1)+G2)+G3设计运算功能块.63目前六十三页\总数八十三页\编于七点G3:0逻辑图设计运算功能块.64目前六十四页\总数八十三页\编于七点G3:0棍棒图设计运算功能块.65目前六十五页\总数八十三页\编于七点四进制点操作的动态实现设计运算功能块.66目前六十六页\总数八十三页\编于七点四进制点操作的版图设计运算功能块.67目前六十七页\总数八十三页\编于七点设计运算功能块.685.4乘法器11.4.1乘法器：定义两个无符号二进制数X和Y，分别为M位宽和N位宽乘法运算定义：目前六十八页\总数八十三页\编于七点设计运算功能块.69更快的方法：所有的部分积同时产生并组成一个阵列。运用多操作数相加来计算最终的积阵列乘法器：产生部分积、累加部分积和最终相加目前六十九页\总数八十三页\编于七点设计运算功能块.705.4.2部分积的产生被乘数X和一个乘数位Yi进行逻辑AND操作的结果采用booth编码，可以使部分积的数目至少减少一半假设一个8位乘数01111110，它将产生6行非零的部分积；转换成booth编码10000010，我们只需相加2个部分积目前七十页\总数八十三页\编于七点Booth2编码设计运算功能块.71目前七十一页\总数八十三页\编于七点Booth2编码设计运算功能块.72电路实现时，先对补码形式的n位乘数

扩充附加位=0。若n是奇数，还需扩充一位附加符号位

目前七十二页\总数八十三页\编于七点设计运算功能块.735.4.3部分积的累加阵列乘法器用许多加法器形成阵列目前七十三页\总数八十三页\编于七点设计运算功能块.74CriticalPath1&2MN阵列乘法器：关键路径目前七十四页\总数八十三页\编于七点设计运算功能块.75进位保留乘法器因为进位位并不立即相加，而是保留给下一级加法器在最后一级进位与“和”在一个快速的进位传播加法器中合并优点：在最坏情况下