EDA课程设计：八路彩灯控制器

EDA课程设计：八路彩灯控制器第一篇：EDA课程设计：八路彩灯控制器EDA课程设计设计题目：基于VHDL的8路彩灯控制器设计一、课程设计的目的1．熟悉QuartusⅡ软件的使用方法,使用VHDL文本输入设计法进行任务设计。2．增强自己实际动手能力,独立解决问题的能力。3．通过课程设计对所学的知识进行更新及巩固.二、课程设计的基本要求本次课程设计是设计一个8路彩灯控制器，能够控制8路彩灯按照两种节拍，三种花型循环变化。设计完成后，通过仿真验证与设计要求进行对比，检验设计是否正确。三、课程设计的内容编写硬件描述语言VHDL程序，设计一个两种节拍、三种花型循环变化的8路彩灯控制器，两种节拍分别为0.25s和0.5s。三种花型分别是：（1）8路彩灯分成两半，从左至右顺次渐渐点亮，全亮后则全灭。（2）从中间到两边对称地渐渐点亮，全亮后仍由中间向两边逐次熄灭。（3）8路彩灯从左至右按次序依次点亮，全亮后逆次序依次熄灭。四、实验环境PC机一台；软件QuartusⅡ6.0五、课程设计具体步骤及仿真结果1、系统总体设计框架结构分频模块：把时钟脉冲二分频，得到另一个时钟脉冲，让这两种时钟脉冲来交替控制花型的速度。二选一模块：选择两种频率中的一个控制彩灯的花型。8路彩灯的三种花型控制模块：整个系统的枢纽，显示彩灯亮的情况。2、系统硬件单元电路设计1.分频模块设计实验程序：libraryieee;useieee.std_logic_1164.all;entityfenpin2isport(clk:instd_logic;clkk:outstd_logic);endfenpin2;architecturebehavoffenpin2isbeginprocess(clk)variableclkk1:std_logic:='0';beginifclk'eventandclk='1'thenclkk1:=notclkk1;endif;clkk<=clkk1;endprocess;endbehav;RTL电路图：波形图：2.二选一模块设计实验程序：libraryieee;useieee.std_logic_1164.all;entitymux21isport(a,b,s:instd_logic;y:outstd_logic);endmux21;architecturebehaveofmux21isbeginprocess(a,b,s)beginifs='0'theny<=a;elsey<=b;endif;endprocess;endbehave;RTL电路图：波形图：3.8路彩灯的三种花型控制模块设计程序:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycolor8isport(clk,rst:instd_logic;q:outstd_logic_vector(7downto0));end;architectureaofcolor8issignals:std_logic_vector(4downto0);beginprocess(s,clk)beginifrst='1'thens<=“00000”;elsifclk'eventandclk='1'thenifs=“11111”thens<=“00000”;elses<=s+1;endif;casesiswhen“00000”=>q<=“00000000”;when“00001”=>q<=“10001000”;when“00010”=>q<=“11001100”;when“00011”=>q<=“11101110”;when“00100”=>q<=“11111111”;when“00101”=>q<=“00000000”;when“00110”=>q<=“00011000”;when“00111”=>q<=“00111100”;when“01000”=>q<=“01111110”;when“01001”=>q<=“11111111”;when“01010”=>q<=“11100111”;when“01011”=>q<=“11000011”;when“01100”=>q<=“10000001”;when“01101”=>q<=“00000000”;when“01110”=>q<=“10000000”;when“01111”=>q<=“11000000”;when“10000”=>q<=“11100000”;when“10001”=>q<=“11110000”;when“10010”=>q<=“11111000”;when“10011”=>q<=“11111100”;when“10100”=>q<=“11111110”;when“10101”=>q<=“11111111”;when“10110”=>q<=“11111110”;when“10111”=>q<=“11111100”;when“11000”=>q<=“11111000”;when“11001”=>q<=“11110000”;when“11010”=>q<=“11100000”;when“11011”=>q<=“11000000”;when“11100”=>q<=“10000000”;when“11101”=>q<=“00000000”;whenothers=>null;endcase;endif;endprocess;end;RTL电路图：波形图：4.综合程序libraryieee;useieee.std_logic_1164.all;entityfenpin2isport(clk:instd_logic;clkk:outstd_logic);endfenpin2;architecturebehavoffenpin2isbeginprocess(clk)variableclkk1:std_logic:='0';beginifclk'eventandclk='1'thenendif;clkk<=clkk1;endprocess;endbehav;libraryieee;useieee.std_logic_1164.all;entitymux21isport(a,b,s:instd_logic;y:outstd_logic);endmux21;architecturebehaveofmux21isbeginprocess(a,b,s)beginifs='0'theny<=a;elsey<=b;endif;endprocess;endbehave;libraryieee;clkk1:=notclkk1;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycolor8isport(clk,rst:instd_logic;q:outstd_logic_vector(7downto0));end;architectureaofcolor8issignals:std_logic_vector(4downto0);beginprocess(s,clk)beginifrst='1'thens<=“00000”;elsifclk'eventandclk='1'thenifs=“11111”thens<=“00000”;elses<=s+1;endif;casesiswhen“00000”=>q<=“00000000”;when“00001”=>q<=“10001000”;when“00010”=>q<=“11001100”;when“00011”=>q<=“11101110”;when“00100”=>q<=“11111111”;when“00101”=>q<=“00000000”;when“00110”=>q<=“00011000”;when“00111”=>q<=“00111100”;when“01000”=>q<=“01111110”;when“01001”=>q<=“11111111”;when“01010”=>q<=“11100111”;when“01011”=>q<=“11000011”;when“01100”=>q<=“10000001”;when“01101”=>q<=“00000000”;when“01110”=>q<=“10000000”;when“01111”=>q<=“11000000”;when“10000”=>q<=“11100000”;when“10001”=>q<=“11110000”;when“10010”=>q<=“11111000”;when“10011”=>q<=“11111100”;when“10100”=>q<=“11111110”;when“10101”=>q<=“11111111”;when“10110”=>q<=“11111110”;when“10111”=>q<=“11111100”;when“11000”=>q<=“11111000”;when“11001”=>q<=“11110000”;when“11010”=>q<=“11100000”;when“11011”=>q<=“11000000”;when“11100”=>q<=“10000000”;when“11101”=>q<=“00000000”;whenothers=>null;endcase;endif;endprocess;end;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitybalucaidengisport(clk,s,rst:instd_logic;q:outstd_logic_vector(7downto0));end;architectureoneofbalucaidengissignalh0,h1:std_logic;componentfenpin2port(clk:instd_logic;clkk:outstd_logic);endcomponent;componentmux21port(a,b,s:instd_logic;y:outstd_logic);endcomponent;componentcolor8port(clk,rst:instd_logic;q:outstd_logic_vector(7downto0));endcomponent;beginu1:fenpin2portmap(clk=>clk，clkk=>h0);u2:mux21portmap(a=>h0，b=>clk，s=>s;y=>h1);u3:color8portmap(clk=>h1，rst=>rst，q=>q);end;波形图：六、实验总结第二篇：eda课程设计-彩灯控制器1.设计目的学习EDA开发软件和MAX+plusⅡ的使用方法，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。2.设计题目描述和要求1）设计一个彩灯控制器，使彩灯（LED管）能连续发出四种以上不同的显示形式；2）随着彩灯显示图案的变化，发出不同的音响声。3）扩充其它功能。3.设计原理3.1方案论证这次的彩灯设计采用的是分模块来完成的，包括分频器、计数器、选择器、彩灯控制器。其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个32进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。基于上述的介绍本次的彩灯控制采用的模式6来进行显示。图3-1-1模式6结构图3.2模块设计1)集成分频器模块设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。模块说明：Rst:输入信号复位信号用来复位集成分频器的输出使输出为“0”，及没有音乐输出。Clk:输入信号模块的功能即为分频输入的频率信号。Clk_4、clk_6、clk_8、clk_10：输出信号即为分频模块对输入信号clk的分频，分别为1/4分频输出、1/6分频输出、1/8分频输出、1/10分频输出。图3-2-1集成分频器2)32进制计数器模块32进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。Rst:输入信号复位信号用来复位32进制使其输出为“00000”。Clk:输入信号用来给模块提供工作频率。Count_out[4..0]:输出信号即为32进制计数器的输出。图3-2-232进制计数器3)彩灯控制模块彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。Rst:输入信号使彩灯控制模块的输出为“00000000”，即让彩灯无输出。Input[4..0]:输入信号不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。Output[7..0]:输出信号直接与彩灯相连来控制彩灯。图3-2-3彩灯控制模块4)4选1选择器模块Rst:输入信号复位信号使选择器的输出为“0”。In1、in2、in3、in4：输入信号接分频器的输出。Inp[1..0]:输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。Output：输出信号直接接扬声器即输出的是不同的频率来控制扬声器播放音乐。图3-2-44选1选择器5)4进制计数器模块4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。Clk:输入信号来为计数器提供工作频率。Rst:输入信号复位信号使计数器的输出为“00”。图3-2-54进制计数器3.3系统结构整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制32进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，具体分频处理的时钟的频率比实现彩灯控制的时钟频率要高。图3-3-1系统功能模块4.总结这次的EDA课程设计有一周的时间，在这一周的时间里我们充分合理的安排了自己的时间来使本次的课程设计能够顺利的完成，当然我们在本次的设计中并不是一帆风顺的，我们遇到了一些的问题，例如我们开始时用的文本的方式用一个总的程序来完成，可以在设计的过程中我们发现程序编到后面变量越到很容易搞混淆同时各个进程间的联系也越来越模糊以至于后面我们自己都不知道程序的整体框图是什么，导致后面不能够继续下去，后面我们再一次对我们这次的设计题目进行了分析和整理，最后我和我的同伴决定采用分模块的方式来完成本次的课题设计，当然最重要的是分析各个模块间的关系。最后我们采用上面分析的结构框图。最后我们的设计很成功，仿真和硬件测试都是正确的，实现了我们的设计要求和目的。在这次设计中我们收获了很多，首先最直接的收获就是我们巩固了这门课程所学过的知识，把它运用到了实践当中，并且学到了很多在书本撒和那个所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了。总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。在我们的共同努力和指导老师的指引下我们圆满的完成了彩灯控制器的设计，实现了设计目的。6附录一程序：---------------分频器模块----------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYfenpinqiISPORT（clk,rst:INstd_logic;clk_10,clk_4,clk_6,clk_8:OUTstd_logic);ENDfenpinqi;ARCHITECTUREcdOFfenpinqiISbeginp1:process(clk,rst)variablea:integerrange0to20;beginifrst='1'thenclk_4<='0';-----复位信号控制部分elseifclk'eventandclk='1'thenifa>=3thena:=0;clk_4<='1';elsea:=a+1;clk_4<='0';endif;endif;endif;endprocessp1;p2:process(clk,rst)variableb:integerrange0to20;beginifrst='1'thenclk_6<='0';-----复位信号控制部分elseifclk'eventandclk='1'thenifb>=5thenb:=0;clk_6<='1';elseb:=b+1;clk_6<='0';endif;endif;endif;endprocessp2;p3:process(clk,rst)variablec:integerrange0to20;beginifrst='1'thenclk_8<='0';-----elseifclk'eventandclk='1'thenifc>=7thenc:=0;clk_8<='1';elsec:=c+1;clk_8<='0';endif;endif;endif;endprocessp3;p4:process(clk,rst)variabled:integerrange0to20;beginifrst='1'thenclk_10<='0';-----elseifclk'eventandclk='1'thenifd>=9thend:=0;clk_10<='1';else复位信号控制部分7复位信号控制部分d:=d+1;clk_10<='0';endif;endif;endif;endprocessp4;endcd;---------------4选1选择器--------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYxzq4_1ISPORT（rst:instd_logic;inp:inintegerrange0to3;in1,in2,in3,in4:Instd_logic;output:OUTstd_logic);ENDxzq4_1;ARCHITECTUREaOFxzq4_1ISBEGINPROCESS(rst,inp)BEGINif(rst='1')thenoutput<='0';elsecaseinpiswhen0=>output<=in1;when1=>output<=in2;when2=>output<=in3;when3=>output<=in4;whenothers=>null;endcase;endif;ENDPROCESS;ENDa;------------彩灯控制模块---------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcaidengISPORT（input:ININTEGERRANGE0TO31;rst:instd_logic;output:OUTstd_logic_vector(7downto0);sm:outstd_logic_vector(6downto0));ENDcaideng;ARCHITECTUREaOFcaidengISBEGINPROCESS(input)BEGINifrst='1'thenoutput<=“00000000”;sm<=“0000000”;elsecaseinputiswhen0=>output<=“10000000”;sm<=“0000110”;when1=>output<=“01000000”;sm<=“0000110”;when2=>output<=“00100000”;sm<=“0000110”;when3=>output<=“00010000”;sm<=“0000110”;when4=>output<=“00001000”;sm<=“0000110”;when5=>output<=“00000100”;sm<=“0000110”;when6=>output<=“00000010”;sm<=“0000110”;when7=>output<=“00000001”;sm<=“0000110”;when8=>output<=“00010000”;sm<=“0011011”;when9=>output<=“00110000”;sm<=“0011011”;when10=>output<=“00111000”;sm<=“0011011”;when11=>output<=“01111000”;sm<=“0011011”;when12=>output<=“01111100”;sm<=“0011011”;when13=>output<=“01111110”;sm<=“0011011”;when14=>output<=“11111110”;sm<=“0011011”;when15=>output<=“11111111”;sm<=“0011011”;when16=>output<=“10000001”;sm<=“1001111”;when17=>output<=“11000001”;sm<=“1001111”;when18=>output<=“11000011”;sm<=“1001111”;when19=>output<=“11100011”;sm<=“0011011”;when20=>output<=“11100111”;sm<=“1001111”;when21=>output<=“11110111”;sm<=“1001111”;when22=>output<=“11111111”;sm<=“1001111”;when23=>output<=“00001000”;sm<=“1001111”;when24=>output<=“00000001”;sm<=“0100110”;when25=>output<=“00000010”;sm<=“0100110”;when26=>output<=“00000100”;sm<=“0100110”;when27=>output<=“00001000”;sm<=“0100110”;when28=>output<=“00010000”;sm<=“0100110”;when29=>output<=“00100000”;sm<=“0100110”;when30=>output<=“01000000”;sm<=“0100110”;when31=>output<=“10000000”;sm<=“0100110”;whenothers=>null;endcase;endif;endprocess;enda;-------------32进制计数器模块----LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_32ISPORT（clk,rst:INstd_logic;count_out:OUTintegerrange0to31);ENDcounter_32;ARCHITECTUREaOFcounter_32ISBEGINPROCESS(rst,clk)variabletemp:integerrange0to32;BEGINIFrst='1'THENtemp:=0;ELSIF(clk'eventandclk='1')THENtemp:=temp+1;if(temp=32)thentemp:=0;endif;ENDIF;count_out<=temp;ENDPROCESS;ENDa;------------4进制计数器模块---LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_4ISPORT（clk,rst:INstd_logic;count_out:OUTintegerrange0to3);ENDcounter_4;ARCHITECTUREaOFcounter_4ISBEGINPROCESS(rst,clk)variabletemp:integerrange0to32;BEGINIFrst='1'THENtemp:=0;ELSIF(clk'eventandclk='1')THENtemp:=temp+1;if(temp=4)thentemp:=0;endif;ENDIF;count_out<=temp;ENDPROCESS;ENDa;7附录二编译7附录三时序仿真第三篇：彩灯控制器eda课程设计（定稿）目录1.引言..............................................................32.EDA技术.........................................................52.1EDA技术介绍..................................................52.2硬件描述语言..................................................53QuartusII介绍..................................................83.1QuartusII软件介绍..........................................83.2QuartusII软件界面介绍......................................93.2.1代码输入界面..............................................93.2.2编译界面..................................................93.2.3波形仿真界面.............................................104系统设计.........................................................124.1设计过程.....................................................124.1.1设计内容及要求...........................................124.1.2输入与输出说明...........................................124.1.3设计过程思路分析.........................................124.2程序分析及仿真...............................................134.2.1花型控制电路模块.........................................134.2.2显示电路模块...........................................144.2.3发声电路模块...........................................174.3程序仿真图...................................................175下载.............................................................195.1芯片选定.....................................................195.2引脚设定.....................................................195.3程序下载.....................................................205.4结果显示.....................................................20课程设计说明书设计总结.........................................................22参考文献...........................................................23附录：源代码程序...................................................24课程设计说明书1.引言伴随着计算机、集成电路和电子设计技术的发展，当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换代。它由早起的电子管、晶体管、小中规模集成电路发展到超大规模集成电路以及许多具有特定功能的专用集成电路。EDA技术在过去的几十年里取得了巨大的进步。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件便可完成对系统硬件功能的实现。如今，EDA软件工具已经成为电子信息类产品的支柱产业。从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等，EDA技术不单是应用于前期的计算机模拟仿真、产品调试，而且也在P哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。可以说电子EDA技术已经成为电子工业领域不可缺少的技术支持。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（ToptoDown）和基于库（LibraryBased）的设计的特点。因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。而EDA技术就是以微电子技术为物理层面，现代电子设计为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。VHDL的英文全名是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptiongLanguage,翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规课程设计说明书模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。利用VHDL语言设计彩灯控制器设计，使其实现彩灯控制器变形，发声等功能，突出了其作为硬件描述语言的良好的可读性、可移植性和易读性等优点。此程序通过下载到特定芯片后，可应用于实际的控制器系统中。本文基于FPGA开发系统，在QuartusII7.2软件平台上，完成了自动售货机控制器的设计和与仿真，并下载到试验箱进行硬件实现。首先，本文介绍了QuartusII7.2软件的基本使用方法和VHDL硬件描述语言的特点，采用VHDL硬件描述语言描述自动售货机控制器，完成对电路的功能仿真；在设计过程中，重点探讨了彩灯控制器设计的设计思路和功能模块划分；然后，初步探讨了电路逻辑综合的原理，该软件对彩灯控制器设计电路进行了逻辑综合；最后，使用EDA实验开发系统进行电路的下载和验证，验证结果表明设计的彩灯控制器设计完成了预期的功能。课程设计说明书2.EDA技术2.1EDA技术介绍EDA是电子设计自动化（ElectronicDesignAutomation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（HardwareDescriptionlanguage）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。EDA技术（即ElectronicDesignAutomation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（HardwareDdscriptionLangurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA(GieldPeogrammableGateArray)/CPLD(ComplexProgrammableLogicDevice)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。2.2硬件描述语言硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL主要有VHDL、VerilogHDL、ABEL、AHDL、SystemVerilog和SystemC。其中VHDL、Verilog和现在的EDA设计中使用最多，并且我们学习的是VHDL的编程方法和实用技术。VHDL的英文全名是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage,由IEEE（TheInstituteofElectricalandElectronicsEngineets）进一步发展，并在1987年作为“IEEE标准1076”公布。从此VHDL成为硬件描述语言的业界标准之一。VHDL技术与传统的数字电子系统或IC设计相比之下有很大的优势，主要表现在：第一，VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。第二，VHDL具有也具体硬件电路武官和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，课程设计说明书并在语言易读性和层次化，结构化设计方面，表现了强大的生命力和应用潜力。当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换VHDL的英文全名是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptiongLanguage,翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。传统的硬件电路设计方法是采用自下而上的设计方法，即根据系统对硬件的要求，详细编制技术规格书，并画出系统控制流图；然后根据技术规格书和系统控制流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着就进行各功能模块的细化和电路设计；各功能模块电路设计、调试完成后，将各功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的硬件设计。采用传统方法设计数字系统，特别是当电路系统非常庞大时，设计者必须具备较好的设计经验，而且繁杂多样的原理图的阅读和修改也给设计者带来诸多的不便。为了提高开发的效率，增加已有开发成果的可继承性以及缩短开发周期，各ASIC研制和生产厂家相继开发了具有自己特色的电路硬件描述语言(HardwareDescriptionLanguage，简称HDL)。但这些硬件描述语言差异很大，各自只能在自己的特定设计环境中使用，这给设计者之间的相互交流带来了极大的困难。因此，开发一种强大的、标准化的硬件描述语言作为可相互交流的设计环境已势在必行。于是，美国于1981年提出了一种新的、标准化的HDL，称之为VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage，简称VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再自动综合到门电路，最后用PLD实现其功能。VHDL是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此课程设计说明书VHDL几乎覆盖了以往各种硬件语言的功能，整个自顶向下或由下向上的电路设计过程都可以用VHDL来完成。VHDL还具有以下优点：1.VHDL的宽范围描述能力使它成为高层进设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。2.VHDL可以用简洁明确的代码描述来进行复杂控制逻辑设计，灵活且方便，而且也便于设计结果的交流、保存和重用。3.VHDL的设计不依赖于特定的器件，方便了工艺的转换。4.VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。关于VHDL语言，最后需要说明的是：与常规的顺序执行的计算机程序不同，VHDL从根本上讲是并发执行的。因此，我们通常称之为代码，而不是程序。在VHDL中，只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。VHDL语言具有良好的可读性，即容易被计算机接受，也容易被读者理解。使用期长，不会因工艺变化而使描述过时。因为VHDL的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。课程设计说明书QuartusII介绍3.1QuartusII软件介绍QuartusII是Altera公司单芯片可编程系统(SOPC)设计的综合性环境,也是适合SOPC的最全面的设计环境。拥有现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)设计的所有解决方案。Altera的QuartusII可编程逻辑软件属于第四代PLD开发平台，该平台支持一个工作组环境下的设计要求，其中包括支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QuartusII也支持第三方的仿真工具，对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。QuartusII还支持层次化设计，可以在一个新的编辑环境中对使用不同输入设计方式完成的模块进行调用，从而解决了原理图与HDL混合输入设计的问题，并且在输入之后，QuartusII的编译器将给出设计输入的错误报告。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对MaxplusII的更新支持，QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。Altera公司的QuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。课程设计说明书3.2QuartusII软件界面介绍3.2.1代码输入界面新建一个工程，选择File→NewProjectWizard，在出现的对话框中输入工作路径和工程名称(应与实体名称相同)，新建完工程后,选择File→New→VHDLFile，然后新出现的空白窗口中输入代码，代码输入界面如图3-1所示：图3-1代码输入界面3.2.2编译界面代码输入完毕后，选择Processing→StartCompilation或直接单击(StartCompilation)进行编译，编译界面如图3-2所示：课程设计说明书图3-2编译界面3.2.3波形仿真界面编译没有错误后,选择File→New→VectorWaveformFile，自己设置输入的值,设置好后单击进行波形仿真，仿真前界面如图3-3所示：图3-3波形仿真前界面仿真后界面如图3-4所示：课程设计说明书3-4波形仿真后界面课程设计说明书系统设计4.1设计过程4.1.1设计内容及要求1.设计内容：（1）设计一个彩灯控制器，使8个彩灯（发光二极管）能连续发出六种种以上不同的花型，花型自拟（全亮，全灭除外），每种花型持续的时间为10秒钟。(2)使用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间。(3)每种花型显示时对应发出不用的声音(4)系统要有整体复位信号2.设计要求：（1）根据任务要求确定电路各功能模块；（2）写出设计程序；（3）给出时序仿真结果；（4）实现硬件调试；4.1.2输入与输出说明1.输入：rst,clk，clker分别为彩灯控制器的整体复位，时钟脉冲发生以及发声器分频时钟脉冲；2.输出：x表示彩灯控制器六种种以上不同的花型,y表示每种花型持续的时间（10秒钟）,M表示数码管显示的当前的花型序号（分别为A、B、C，D，E，F）,Z为每种花型显示时对应发出不用的声音。4.1.3设计过程思路分析如图4.1整个系统有需要三个输入信号，分别为彩灯控制器的整体复位，计时时钟脉冲以及发声器分频时钟脉冲,输出信号要能表示彩灯控制器六种种以上不同的花型，表示每种花型持续的时间（10秒钟）和花型序号以及每种花型对课程设计说明书应发出不用的声音。系统框图如下:主要模块组成：花型控制模块和显示电路模块以及蜂鸣器发声模块。时序电路是根据时钟脉冲信号的设置得到相应的输出信号，并将此信号作为花型控制模块和显示电路时钟信号。显示电路输入时钟信号的周期，有规律的输出设定的六种彩灯变化类型以及数码管显示花型序号和持续时间。时序电路是根据另一时钟脉冲信号的设置得到相应的输出信号，并将此信号作为发声模块的时钟信号的输入时钟信号的周期，进行有规律的输出设定蜂鸣器对应花型变化发出的各种声音。该程序采用层次设计法，顶层采用原理图设计，底层采用VHDL设计。以下是它的方框图。底层分为三个子电路模块，分别是时序控制电路模块和显示电路模块以及蜂鸣器发声模块。图4.1模块组成4.2程序分析及仿真4.2.1花型控制电路模块花型控制电路模块是8路彩灯电路的核心部分。它主控着8路彩灯的花型种类。模块主要采用状态机如图4.2来实现，用状态机来设计灵活性很强。按设计要求要实现六种花型01100110、010000010、1000001、00011000、00100100、11100111，用S0、S1、S2、S3、S4、S5来表示6种循环，以1表示灯亮，以0表示灯灭状态的状态。仿真图如图4.2:图4.2状态转换图课程设计说明书a7:process(pr_state)begincasepr_stateiswhena=>x<=“01100110”;nx_state<=b;whenb=>x<=“01000010”;nx_state<=c;whenc=>x<=“1000001”;z<=clk2;whend=>x<=“00011000”;nx_state<=e;whene=>x<=“00100100”;nx_state<=f;whenf=>x<=“11100111”;nx_state<=a;endcase;endprocess;图4.3花型控制电路模块仿真4.2.2显示电路模块显示电路模块的要求是使用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间。花型控制电路模块采用状态机实现，在状态机的课程设计说明书时序逻辑电路部分已经采用计数器计时的方法直到计数器计时达到时才进入下一个状态，如下为状态机时序逻辑电路程序：process(clk,rst)variablecount:integerrange0to10;beginif(rst='1')thenpr_state<=a;count:=0;elsif(clk'eventandclk='1')thencount:=count+1;if(count=10)thenpr_state<=nx_state;count:=0;endif;endif;y<=count;endprocess;为用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间，只需要将显示当前的花型序号程序二进制代码以及该花型的显示的时间的二进制代码添加到状态中即可，程序如下：a7:process(pr_state)begincasepr_stateiswhena=>x<=“01100110”;m<=“1110111”;nx_state<=b;z<=clker;whenb=>x<=“01000010”;m<=“1111100”;nx_state<=c;z<=clk1;whenc=>课程设计说明书x<=“1000001”;m<=“0111001”;nx_state<=d;z<=clk2;whend=>x<=“00011000”;m<=“1011110”;nx_state<=e;z<=clk3;whene=>x<=“00100100”;m<=“1111001”;nx_state<=f;z<=clk4;whenf=>x<=“11100111”;m<=“1110001”;nx_state<=a;z<=clk5;endcase;endprocess;仿真图如下：图4.4显示电路模块课程设计说明书4.2.3发声电路模块发生电路采用蜂鸣器，而蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、电话机、定时器等电子产品中作发声器件，它分为有源蜂鸣器和无源蜂鸣器两种，有源蜂鸣器直接接上额定电源就可连续发声，而无源蜂鸣器工作需要加入其理想信号方波，该课程设计采用无源蜂鸣器。对于每种花型显示时对应发出不用的声音，这里就需要对其中输入的时钟信号进行分频，改变temp的值能产生出不同频率的声音。在程序中添加不同的进程（process），来产生不同频率的方波。程序如下：a1:process(clker)variabletemp1:integerrange0to15;beginifclker'eventandclker='1'thentemp1:=temp1+1;iftemp1=2thenclk1<=notclk1;temp1:=0;endif;endif;endprocess;发声电路模块输出信号z同样可以反映在状态机的组合逻辑电路中，程序4.2.1中的组合逻辑电路图4.5发声电路模块4.3程序仿真图综合以上各模块程序仿真图如下：课程设计说明书图4.6程序仿真图课程设计说明书下载5.1芯片选定选择Assignments→devives然后选择芯片,芯片设定界面如图5-1所示：图5.1芯片选定5.2引脚设定选择Assignments→Pins然后设定引脚,引脚设定界面如图5-2所示：课程设计说明书图5.2引脚设定5.3程序下载引脚设定好后，将下载盒子插到USB接口，点击，选择Hardward和start当下载到100%时,就可以通过试验箱进行验证,下载验证如图5-3所示：图5.3程序下载5.4结果显示程序下载到实验板上完成后，程序运行结果在实验板上得到实现，八个LED发光二极管变换产生六种不同的花型样式，七段译码管显示与之对应的变换的花课程设计说明书型序号A,B,C,D,E,F，同时LED译码管也开始计时，到达10秒后变换到下一个花型，蜂鸣器也对应不同花型发出不同的声音，程序运行结果显示正确。如下图：图5.4实验板课程设计说明书设计总结通过这次课程设计对ＥＤＡ技术有了更进一步的熟悉，VHDL语言和Ｃ语言等其他语言还是有很大的区别。VHDL是EDA技术的重要组成部分，其具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。在实际操作中发现设计和课本上的知识有很大联系，但又高于课本，一个简单的原理要把它应用以及和其他功能综合起来就有些困难。通过设计也巩固了我们的书本知识以及通过借阅书籍和上网查找资料，也丰富了自己对ＥＤＡ的了解。不过本次设计也存在一些不足，暴露了自己对ＥＤＡ的掌握还有所欠缺。在设计过程中，分频分的太大，频率太小的话，扬声器的声音体现不出显示不同花型时的区别；频率太大的话，数码管显示速度太快，尝试分频时使用不同的脉冲信号，但没有成功。在反复调试中，最后还是成功了，但原理还不是很清楚。同时，在课程设计过程中通过与老师、同学的交流，也了解了他们对于这门技术的看法和今后这门技术的发展方向，也感谢老师对我设计的指导和同学对我的帮助。总的来说，这次设计还是有所收获的。课程设计说明书参考文献[1]VokneiA.Pedroni.《VHDL数字电路设计教程》.电子工业出版社，2008.5[2]潘松，黄继业.《EDA技术实用教程》（第二版）.科学出版社，2005.2[3]焦素敏.《EDA应用技术》.清华大学出版社，2002.4[4]曾繁泰，陈美金.VHDL程序设计[M].北京:清华大学出版社，2001[5]张昌凡等.可编程逻辑器件及VHDL设计技术[M].广州:华南理工大学出版社,2001课程设计说明书附录：源代码程序libraryieee;useieee.std_logic_1164.all;entityledisport(rst,clk,clker:instd_logic;x:outstd_logic_vector(7downto0);y:outintegerrange0to10;m:outstd_logic_vector(6downto0);z:outstd_logic);endled;architecturebhvofledissignalclk1,clk2,clk3,clk4,clk5:std_logic;typestateis(a,b,c,d,e,f);signalpr_state,nx_state:state;begina1:process(clker)variabletemp1:integerrange0to15;beginifclker'eventandclker='1'thentemp1:=temp1+1;iftemp1=2thenclk1<=notclk1;temp1:=0;endif;endif;endprocess;a2:process(clker)variabletemp2:integerrange0to15;beginifclker'eventandclker='1'thentemp2:=temp2+1;iftemp2=4thenclk2<=notclk2;课程设计说明书temp2:=0;endif;endif;endprocess;a3:process(clker)variabletemp3:integerrange0to15;beginifclker'eventandclker='1'thentemp3:=temp3+1;iftemp3=8thenclk3<=notclk3;temp3:=0;endif;endif;endprocess;a4:process(clker)variabletemp4:integerrange0to16;beginifclker'eventandclker='1'thentemp4:=temp4+1;iftemp4=16thenclk4<=notclk4;temp4:=0;endif;endif;endprocess;a5:process(clker)variabletemp5:integerrange0to33;beginifclker'eventandclker='1'thentemp5:=temp5+1;iftemp5=32thenclk5<=notclk5;temp5:=0;课程设计说明书endif;endif;endprocess;a6:process(clk,rst)variablecount:integerrange0to10;beginif(rst='1')thenpr_state<=a;count:=0;elsif(clk'eventandclk='1')thencount:=count+1;if(count=10)thenpr_state<=nx_state;count:=0;endif;endif;y<=count;endprocess;a7:process(pr_state)begincasepr_stateiswhena=>x<=“01100110”;m<=“1110111”;nx_state<=b;z<=clker;whenb=>x<=“01000010”;m<=“1111100”;nx_state<=c;z<=clk1;whenc=>x<=“10000001”;m<=“0111001”;课程设计说明书nx_state<=d;z<=clk2;whend=>x<=“00011000”;m<=“1011110”;nx_state<=e;z<=clk3;whene=>x<=“00100100”;m<=“1111001”;nx_state<=f;z<=clk4;whenf=>x<=“11100111”;m<=“1110001”;nx_state<=a;z<=clk5;endcase;endprocess;endbhv;第四篇：EDA课程设计彩灯控制器沈阳理工大学EDA技术课程设计报告1设计目的熟练掌握EDA技术利用计算机方面的课程解决专业课程方面点具体问题，达到解决问题，完成课程设计任务，培养实践的目的。2设计要求和任务利用所学的EDA设计方法设计彩灯控制器，熟练使用使用QUARTUSII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。功能要求:1.要有多种花型变化(至少4种).2.多种花型可以自动变换，循环往复.3.彩灯变换的快慢节拍可以选择.4.具有清零开关.总体设计思路及原理描述3.1功能描述在电路中以1代表灯亮,以0代表灯灭,由0,1按不同的规律组合代表不同的灯光图案,同时使其选择不同的频率,从而实现多种图案多种频率的花样功能显示。在该电路中只需简单的修改程序就可以灵活地调整彩灯图案和变化方式。下面就以一个十六路彩灯控制系统的实现为例进行简单说明。此十六路彩灯控制系统设定有六种花样变化,这六种花样可以进行自动切换,并且每种花样可以选择不同的频率。3.2设计原理用VHDL进行设计,首先应该了解,VHDL语言一种全方位硬件描述语言,包括系统行为级,寄存传输级和逻辑门级多个设计层次。应充分利用DL“自顶向下”的设计优点以及层次化的设计概层次概念对于设计复杂的数字系统是非常沈阳理工大学EDA技术课程设计报告有用它使得人们可以从简单的单元入手,逐渐构成庞大而复杂的系统。首先应进行系统模块的划分,规定每一模块的功能以及各个模块之间的接口。最终设计方案为:以一个十六路彩灯花样控制器、一个四频率输出分频器,一个四选一控制器和一个时间选择器总共四部分来完成设计。四选一控制器从分频器选择不同频率的时钟信号输送到彩灯花样控制器,从而达到控制彩灯闪烁速度的快慢,时间选择器控制每种速度维持的时间长短。整个十六路彩灯控制系统设计的模块图如图1所示图一4分层次方案设计及代码描述4.1子模块及其功能本次设计分为四个子模块,即十六路彩灯花样控制器、四频率输出分频器,四选一控制器和时间选择器,其子模块及其功能如下:2沈阳理工大学EDA技术课程设计报告4.1.1四频率输出分频器在本次设计中,设计了六种花样,要求这六种花样以不同的频率显示,而只有一个输入的时钟信号,所以对所输入的时钟信号进行2分频,4分频,8分频,16分频,得到四种频率信号,CLKDIV模块用来完成此功能。4.1.2时间选择器时间选择器实际上是两个分频器,其中一个频率是另一个频率的两倍。本来这两个分频器是可以在上述的四频率输出器中实现的,但为了方便地为四选一控制器提供不同的时间选择条件,就将这两个分频器独立开来。这两个输出的时钟信号组合起来就可以为四选一控制器提供00,01,10,11四个时间选择条件,如下图三所示。图二4.1.3四选一控制器四选一控制器功能是从分频器中选择不同频率的时钟信号送给彩灯控制器,实现彩灯闪烁的频率变化。4.1.4彩灯控制器彩灯控制电路是整个设计的核心,它负责整个设计的输出效果即各种彩灯图案的样式变化。该程序充分地说明了用VHDL设计电路的“弹”性,即可通过改变程序中输出变量Q的位数来改变彩灯的数目。其中,P1进程对灯闪的速度控制有两种方式可改变灯闪的速度:一是改变外部时钟的赋值,二是改变信号U的位数。P2进程能进行彩灯的图案控制,改变s的位数即可改变要控制图案的数目,改变输出变量Q的组合即可变幻彩灯图案。最后,当各个模块均完成上述操作之后,即可利用MAXPLUS2的原理图输沈阳理工大学EDA技术课程设计报告入,调用各个元器件(底层文件),以原理图的形式形成最后的十六路彩灯显示系统(顶层文件),并且进行仿真。仿真通过,即可下载到指定的CPLD芯片里面,并进行实际连线,进行最后的硬件测试。当然,可以将各个模块所生成的元件符号存放在元件库中,用以被其它人或其它的设计所重复调用,以简化后面的设计。4.2代码描述4.2.1时序控制电路部分程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitytimecontrolis--定义实体port(clk:instd_logic;--时钟信号clr:instd_logic;--复位信号opt:instd_logic;--快慢控制信号clkout:outstd_logic--输出时钟信号);endtimecontrol;architectureoneoftimecontrolissignalclk_tmp:std_logic;signalcounter:std_logic_vector(1downto0);--定义计数器beginprocess(clk,clr,opt)begin4沈阳理工大学EDA技术课程设计报告ifclr='0'then--清零clk_tmp<='0';counter<=“00”;elsifclk'eventandclk='1'thenifopt='0'then--四分频ifcounter=“01”thencounter<=“00”;clk_tmp<=notclk_tmp;elsecounter<=counter+'1';endif;else--八分频ifcounter=“11”thencounter<=“00”;clk_tmp<=notclk_tmp;elsecounter<=counter+'1';endif;endif;endif;endprocess;clkout<=clk_tmp;--输出分频后的信号endarchitectureone；4.2.2显示控制电路部分程序如下：libraryieee;useieee.std_logic_1164.all;沈阳理工大学EDA技术课程设计报告entityshowcontrolisport(clk:instd_logic;--输入时钟信号clr:instd_logic;--复位信号led:outstd_logic_vector(15downto0));--彩灯输出endsho