集成电路的基本制造工艺

集成电路的基本制造工艺第一页，共一百零八页，编辑于2023年，星期二第二章集成电路制造工艺第二页，共一百零八页，编辑于2023年，星期二1.二极管（PN结）正方向反方向VI电路符号：+-有电流流过没有电流流过对于硅二极管，正方向的电位差与流过的电流大小无关，始终保持0.6V-0.7V双极集成电路的基本元素P-SiN-Si+-第三页，共一百零八页，编辑于2023年，星期二1.二极管（PN结）双极集成电路的基本元素np第四页，共一百零八页，编辑于2023年，星期二2.1集成电路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金属等薄层）2、形成图形（器件和互连线）3、掺杂（调整器件特性）第五页，共一百零八页，编辑于2023年，星期二形成材料薄膜的方法化学汽相淀积（CVD）物理汽相淀积（PVD）热氧化方法Si＋O2

－>SiO2第六页，共一百零八页，编辑于2023年，星期二光刻和刻蚀形成需要的图形第七页，共一百零八页，编辑于2023年，星期二正胶和负胶的差别第八页，共一百零八页，编辑于2023年，星期二亮场版和暗场版的差别第九页，共一百零八页，编辑于2023年，星期二掺杂改变材料的电阻率

或杂质类型常用掺杂方法扩散-----高温过程离子注入----常温下进行，注入后需要高温退火处理*掺杂类型、掺杂浓度、结深第十页，共一百零八页，编辑于2023年，星期二2.双极型晶体管双极集成电路的基本元素pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBEC第十一页，共一百零八页，编辑于2023年，星期二CBENPNBEC?BECnpN+BEC第十二页，共一百零八页，编辑于2023年，星期二§1.1.1双极集成电路中元件的隔离BECnpnBECnpnCBECBEEBEBC第十三页，共一百零八页，编辑于2023年，星期二BECpnBECpnnn双极集成电路中元件的隔离介质隔离PN隔离BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S第十四页，共一百零八页，编辑于2023年，星期二解决双极集成电路元件之间的隔离:pn结隔离工艺pn结隔离工艺双极晶体管的三种结构：1.SBC结构；2.CDI结构；3.3D结构StandardBuriedCollector结构第十五页，共一百零八页，编辑于2023年，星期二BECpn+n-epin+P-SiP+P+S四层三结结构的双极晶体管（SBC结构）发射区(N+型)基区(P型)集电区(N型外延层)衬底(P型)双极集成电路元件断面图n+-BL第十六页，共一百零八页，编辑于2023年，星期二双极集成电路等效电路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效电路隐埋层作用：1.减小寄生pnp管的影响

2.减小集电极串联电阻衬底接最低电位第十七页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程1:衬底选择

确定衬底材料类型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)

确定衬底材料电阻率ρ≈10Ω.cm

确定衬底材料晶向（111）偏离2~50第十八页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程2:第一次光刻----N+隐埋层扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL

P-Si衬底N+隐埋层第十九页，共一百零八页，编辑于2023年，星期二具体步骤如下：1．生长二氧化硅（湿法氧化）：Si(固体)+2H2OSiO2（固体）+2H2

Si-衬底

SiO2第二十页，共一百零八页，编辑于2023年，星期二2．隐埋层光刻：涂胶腌膜对准曝光光源显影第二十一页，共一百零八页，编辑于2023年，星期二刻蚀（等离子体刻蚀）去胶As掺杂（离子注入）N+3．N+掺杂：去除氧化膜N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi第二十二页，共一百零八页，编辑于2023年，星期二P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程3:外延层主要设计参数

外延层的电阻率ρ;

外延层的厚度Tepi;AA’Tepi>xjc+xmc+TBL-up+tepi-ox后道工序生成氧化层消耗的外延厚度基区扩散结深TBL-uptepi-oxxmcxjc集电结耗尽区宽度隐埋层上推距离TTL电路：3～7μm模拟电路：7～17μm第二十三页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程4:第二次光刻----P隔离扩散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi第二十四页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程5:第三次光刻----P型基区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL第二十五页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程6:第四次光刻----N+发射区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL第二十六页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程7:第五次光刻----引线孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL第二十七页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程8:铝淀积第二十八页，共一百零八页，编辑于2023年，星期二典型PN结隔离双极集成电路中元件的形成过程9:第六次光刻----反刻铝第二十九页，共一百零八页，编辑于2023年，星期二双极集成电路元件断面图BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层第三十页，共一百零八页，编辑于2023年，星期二BECpn+n-epin+P+P+SP-Sin+-BL为了减小集电极串联电阻，饱和压降小，电阻率应取小.为了结电容小，击穿电压高，外延层下推小,电阻率应取大;折中TTL电路：0.2Ω.cm模拟电路：0.5～5Ω.cm第三十一页，共一百零八页，编辑于2023年，星期二P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAA’TBL-uptepi-oxxmcxjc四层三结结构的双极晶体管（SBC结构）BJTSBC结构—小结第三十二页，共一百零八页，编辑于2023年，星期二SBC结构工艺的分析与设计考虑衬底材料的选择第三十三页，共一百零八页，编辑于2023年，星期二寄生的PNP晶体管n+埋层的设计第三十四页，共一百零八页，编辑于2023年，星期二n+埋层的设计n+埋层的两个作用①减小晶体管收集区串联电阻②减弱寄生PNP管效应考虑二个要点①选固溶度大的杂质以减小埋层的电阻率②选扩散系数小的杂质以减小后续高温工艺中n+埋层向外延层的扩散第三十五页，共一百零八页，编辑于2023年，星期二外延生长的设计外延层电阻率为了获得高的击穿电压、小的结电容和下推距离,要求外延层电阻率高,掺杂少为了获得小的饱和压降和集电区串联电阻以及克服kirk效应,要求电阻率低，掺杂多外延层厚度第三十六页，共一百零八页，编辑于2023年，星期二隔离区的设计原则：确保p+隔离扩散穿透整个n型外延层,和p型衬底相通第三十七页，共一百零八页，编辑于2023年，星期二集电极深接触的设计集电极深接触工艺①进一步降低集电极串联电阻②集电极欧姆接触穿透外延层和埋层相连③使用“磷穿透”工艺两个不利因素：①增加工艺的复杂性②加大集电极和基区之间的距离第三十八页，共一百零八页，编辑于2023年，星期二基区形成的设计考虑为提高电流放大倍数β值和减小基区渡越时间，要求基区宽度Wb小，基区的掺杂浓度Nb低Nb太低时，在较高工作电压下，集电结和发射结空间电荷区容易相连会造成穿通现象，且低Nb也会加大基区电阻.Wb小到一定限度，也要求提高基区的浓度防止基区穿通依据实际情况折衷考虑第三十九页，共一百零八页，编辑于2023年，星期二发射区形成的设计考虑发射区浓度控制-增大β和减小re，需要高浓度发射结结深的控制-决定了基区的宽度发射区推进效应(emitterpusheffect)-会使基区变宽，影响β第四十页，共一百零八页，编辑于2023年，星期二SBC结构工艺在应用中的局限性IC工艺进入超大规模时代以后，SBC工艺已不能满足集成电路发展的需要，主要有三个原因：①SBC结构晶体管管芯面积大，集成度低②SBC结构晶体管面积大，导致寄生电容大，因此大大降低了电路的速度③PNP寄生晶体管可能导致闩锁效应第四十一页，共一百零八页，编辑于2023年，星期二ECB第四十二页，共一百零八页，编辑于2023年，星期二重要知识点SBC结构、隐埋层的作用、电隔离的概念、寄生晶体管名词解释：隐埋层、寄生晶体管、电隔 离(集成电路中)、介质隔离、PN结隔离第四十三页，共一百零八页，编辑于2023年，星期二MOS晶体管的动作

MOS晶体管实质上是一种使电流时而流过，时而切断的开关n+n+P型硅基板栅极（金属）绝缘层（SiO2）半导体基片漏极源极N沟MOS晶体管的基本结构源极(S)漏极(D)栅极(G)MOSFET的基本结构？

？？？第四十四页，共一百零八页，编辑于2023年，星期二简单说，可以把mos管看作是一个电压控制的开关，当控制电压高于阈值电压，开关闭合，低于阈值电压，开关断开第四十五页，共一百零八页，编辑于2023年，星期二MOS结构和分类MOS器件是一个夹层结构M（metal)金属;O(oxide)氧化物S(semiconductor)半导体早期工艺的MOS器件的栅极是用金属制造的，所以从栅极向下是金属、氧化物和导体的结构。第四十六页，共一百零八页，编辑于2023年，星期二MOS器件结构MOS器件有四个端可以连接电极，分别为源，漏，栅和衬底半导体衬底表面在栅极绝缘层以下的部分称为沟道区，因为在mos工作过程中会在这里形成导电沟道因此，MOS在纵深方向是M－O－S三层结构，在横向是源－沟道－漏的结构.第四十七页，共一百零八页，编辑于2023年，星期二MOS：栅极和衬底器件工作过程中，栅极和衬底之间的电压形成纵向电场，这个电场会在衬底表面会形成一个导电通道，该沟道会连接源端和漏端.MOS的栅极同其他三个电极是绝缘的，因此MOS也称为绝缘栅场效应晶体管（IGFET）MOS的衬底BULK端是掺杂的半导体，一般接固定的电源和地电压，因此有时候MOS器件的符号只标出G－D－S三端第四十八页，共一百零八页，编辑于2023年，星期二MOS：源和漏MOS器件的源区和漏区,在结构和工艺加工上是完全相同的，在使用中可以被交换，但是为了分析的方便还是需要区分源端是载流子流出的一端（载流子的来源source），漏端是载流子流入的一端（载流子在这里消失drain）源漏区是半导体表面高掺杂的区域，作为源漏电极衬底电极也需要高掺杂的欧姆接触，只是其掺杂极性同源漏区相反第四十九页，共一百零八页，编辑于2023年，星期二MOS：漏、栅、源、衬的隔离MOS作为四端器件在漏电压，栅电压，源电压和衬底电压的共同作用下工作栅极的隔离是靠绝缘的栅氧化层，同半导体表面上的其他三个电极隔开源极和漏极同衬底接触，源漏和衬底的隔离是靠形成的反向PN结源极和漏极之间的隔离由两个PN结隔开因此，在MOS器件的工作过程中需要保持源漏同衬底之间的PN结0偏或者是反偏第五十页，共一百零八页，编辑于2023年，星期二MOS器件的分类根据参与导电的载流子的类型，MOS器件可以分为NMOS和PMOS两种.NMOS器件中的载流子是电子，源漏区是n＋区，衬底是p型.PMOS器件中的载流子是空穴，源漏区是p＋区，衬底是n型.为了产生导电沟道，以及源漏pn结隔离，两种器件的端电压极性相反.第五十一页，共一百零八页，编辑于2023年，星期二MOS器件的分类根据工作机制MOS又可以分为增强型和耗尽型增强型器件在栅压小于阈值电压的时候，无法产生导电沟道耗尽型MOS器件在没有加栅压情况下就有沟道，需要加栅压才能使得沟道消失第五十二页，共一百零八页，编辑于2023年，星期二MOS晶体管的分类第五十三页，共一百零八页，编辑于2023年，星期二MOS晶体管的结构特点由于具有源漏同衬底的隔离，MOS器件同双极器件相比占用面积小，集成度高MOS是绝缘栅结构，即栅极不取电流，输入阻抗高，易于电路间的直接耦合源漏对称结构使得器件具有双向导通的特性，设计灵活CMOS结构没有静态短路功耗，功耗低由于MOS器件是少子导电，需要先产生沟道电荷，然后才能导电，因此速度比双极器件慢。第五十四页，共一百零八页，编辑于2023年，星期二silicon衬底源漏gate氧化层氧化层topnitride连接至源极的金属连接至栅的金属连接至漏极的金属多晶硅栅掺杂Si场氧化层栅氧化层MOS晶体管的立体结构第五十五页，共一百零八页，编辑于2023年，星期二在硅衬底上制作MOS晶体管siliconsubstrate第五十六页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxide场氧化层第五十七页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxidephotoresist第五十八页，共一百零八页，编辑于2023年，星期二ShadowonphotoresistphotoresistExposedareaofphotoresistChromeplatedglassmask（镀铬玻璃模板）UltravioletLightsiliconsubstrateoxide第五十九页，共一百零八页，编辑于2023年，星期二非感光区域siliconsubstrate感光区域oxidephotoresist第六十页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxidephotoresistphotoresist显影第六十一页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidesiliconsubstratephotoresist腐蚀第六十二页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidesiliconsubstratefieldoxide去胶第六十三页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidegateoxide薄的栅氧化层第六十四页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidepolysilicongateoxide第六十五页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidegategateultra-thingateoxidepolysilicongate第六十六页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidegategatephotoresistScanningdirectionofionbeam（离子束的扫描方向）implantedionsinactiveregionoftransistors（在晶体管有源区的注入的离子）Implantedionsinphotoresisttoberemovedduringresiststrip.sourcedrain离子束第六十七页，共一百零八页，编辑于2023年，星期二siliconsubstrateoxideoxidegategatesourcedraindopedsilicon第六十八页，共一百零八页，编辑于2023年，星期二自对准工艺在有源区上覆盖一层薄氧化层淀积多晶硅，用多晶硅栅极版图刻蚀多晶硅以多晶硅栅极图形为掩膜板，刻蚀氧化膜离子注入第六十九页，共一百零八页，编辑于2023年，星期二siliconsubstratesourcedraingate第七十页，共一百零八页，编辑于2023年，星期二siliconsubstrategatecontactholesdrainsource第七十一页，共一百零八页，编辑于2023年，星期二siliconsubstrategateMentalconnectiondrainsource第七十二页，共一百零八页，编辑于2023年，星期二完整的简单MOS晶体管结构siliconsubstratesourcedraingateoxideoxidetopnitridemetalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongatedopedsiliconfieldoxidegateoxide第七十三页，共一百零八页，编辑于2023年，星期二重要的结构参数：沟道的长度（L）、宽度（W）和栅氧化层的厚度（tox），其中，L和W是MOS电路设计重点。第七十四页，共一百零八页，编辑于2023年，星期二沟道长度L的计算由于源漏区加工过程中掺杂向半导体表面横向扩散，实际的沟道长度同设计中图形宽度并不相等第七十五页，共一百零八页，编辑于2023年，星期二沟道宽度W的计算MOS器件的实际沟道宽度并非栅极宽度！局部氧化LOCOS工艺场氧在有源区边缘形成鸟嘴使得实际的沟道宽度有所减小第七十六页，共一百零八页，编辑于2023年，星期二CMOS集成电路要把NMOS和PMOS两种器件做在一个芯片上，如何实现？采用做阱的方法解决了需要两种类型衬底的问题CMOSFET第七十七页，共一百零八页，编辑于2023年，星期二n阱CMOS主要工艺步骤1、衬底硅片的选择<100>晶向无缺陷的单晶硅片8英寸硅片，硅片厚度约700ump型硅片，电阻率为10-50Ωcm第七十八页，共一百零八页，编辑于2023年，星期二2、制作n阱热氧化形成初始氧化层作为阱区注入的掩蔽层。在氧化层上开出n阱区窗口注磷在窗口下面形成n阱退火和阱区推进n阱CMOS主要工艺步骤第七十九页，共一百零八页，编辑于2023年，星期二3、场区氧化n阱CMOS主要工艺步骤场区氧化的必要性？早期的场区氧化工艺-非等平面第八十页，共一百零八页，编辑于2023年，星期二3、场区局部氧化法LOCOS工艺具体步骤：生长薄层SiO2作为缓冲层淀积氮化硅刻掉场区的氮化硅和缓冲氧化层场区注入热氧化形成场氧化层n阱CMOS主要工艺步骤第八十一页，共一百零八页，编辑于2023年，星期二鸟嘴问题解决方法：在缓冲层二氧化硅上淀积一层多晶硅缓冲层第八十二页，共一百零八页，编辑于2023年，星期二4、制作硅栅具体步骤：生长SiO2缓冲层沟道区注入生长新的栅氧化层CVD工艺淀积多晶硅多晶硅掺杂光刻和刻蚀形成多晶硅栅的图形硅栅工艺实现了栅和源、漏区自对准n阱CMOS主要工艺步骤第八十三页，共一百零八页，编辑于2023年，星期二5、形成源和漏区n阱CMOS主要工艺步骤用磷注入，或砷、磷双注入形成n+区作为NMOS源、漏区和n阱引出区硼注入，形成PMOS的源、漏区和p型衬底的欧姆接触区第八十四页，共一百零八页，编辑于2023年，星期二6、形成金属互连线在整个硅片上淀积氧化层通过光刻在氧化层上开出引线孔在整个硅片上淀积金属层，如铝光刻形成需要的金属互连线图形n阱CMOS主要工艺步骤第八十五页，共一百零八页，编辑于2023年，星期二最后，在整个芯片表面再覆盖一层磷硅玻璃或氮化硅钝化膜，只留出电路芯片的引出端，即焊盘或压焊点。第八十六页，共一百零八页，编辑于2023年，星期二主要的CMOS工艺VDDP阱工艺N阱工艺双阱工艺P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si第八十七页，共一百零八页，编辑于2023年，星期二P-wellP+P+N+N+铝线PSG场氧栅极氧化膜P+区P-wellN-型硅极板多晶硅N+区第八十八页，共一百零八页，编辑于2023年，星期二体硅CMOS的闩锁（Latch-up）第八十九页，共一百零八页，编辑于2023年，星期二Latch-up效应等效电路第九十页，共一百零八页，编辑于2023年，星期二寄生晶体管Q1、Q2和寄生电阻Rw和Rs构成正反馈回路，使电流循环放大，至到VDD电压和GND之间锁定在（Von+VCES）。第九十一页，共一百零八页，编辑于2023年，星期二防止闩锁的措施第九十二页，共一百零八页，编辑于2023年，星期二场区寄生MOS晶体管防止出现寄生沟道的措施:1、足够厚的场氧化层,2、场区注硼3、合理的版图第九十三页，共一百零八页，编辑于2023年，星期二p-epiP阱n+STITiSi2STI深亚微米CMOS晶体管结构STISTISTIN阱n-n+n-p+p-p+p-源/漏扩展区浅槽隔离侧墙多晶硅硅化物第九十四页，共一百零八页，编辑于2023年，星期二双阱标准CMOS工艺P+p-epipwellnwellp+n+gateoxideAl(Cu)tungstenSiO2SiO2TiSi2fie