四位前进位加法器设计剖析

、、模拟集成电路分析与设计课程设计报告题 目 4位超前进位加法器设计学院（部） 电控学院专 业 电子科学与技术班 级学生姓名学 号1前言当今，加法器的设计面临两大课题，首先是如何降低功耗。随着便携式 IC产品例如 MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得 IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，这使得研究低功耗高性能加法单元持续升温。另一方面就是如何提高加法器的运算速度。因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器曼彻斯特加法器、进位旁路加法器、进位选择加法器等。它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。本文首先介绍了的加法器的类型以及其工作原理，然后重点分析了超前进位加法器的组成结构、结构参数以及其工作原理。分层设计了加法器的输入输出电路，并通过 tanner软件进行仿真实验，从而验证了电路的准确信。目 录第一章 设计目标 ..4第二章 设计过程 42.1电路设计基础原理 42.2电路各部分结构设计 62.3主要电路参数 162第三章 电路图及其仿真 203.1用于仿真的电路图 233.2仿真网表 243.3仿真波形 24第四章 鸣谢及课设总结和体会 254.1鸣谢 254.2课设总结和体会 25第五章 参考文献 26第一章设计目标根据电路原理图，给出电路的CMOS晶体管级电路设计。具体电路实现可以自由决定，如互补 CMOS结构，传输管结构，动态电路等。手工计算推导晶体管的参数。注意：将电路分为输入级，中间级和输出级三个模块进行处理。要求进行功耗分析，并给出电路速度和功耗之间的合理折3衷方案。4.利用EDA工具完成电路仿真，并分析仿真结果。如与手工计算结果存在误差，分析误差来源。第二章 设计过程2.1电路设计基础原理由全加器的真值表可得 Si和Ci的逻辑表达式：定义两个中间变量 Gi和Pi：当Ai＝Bi＝1时，Gi＝1，由Ci的表达式可得 Ci＝1，即产生进位，所以Gi称为产生量变 。若Pi＝1，则Ai·Bi＝0，Ci＝Ci-1，即Pi＝1时，低位的进位能传送到高位的进位输出端，故 Pi称为传输变量，这两个变量都与进位信号无关。将Gi和Pi代入Si和Ci得：进而可得各位进位信号的逻辑表达如下：4错误！未找到引用源。是低位来的进位，错误！未找到引用源。(i=n-1，n-2，错误！未找到引用源。，1，0)是向高位的进位，错误！未找到引用源。是整个加法器的进位输入，而错误！未找到引用源。是整个加法器的进位输出。则错误！未找到引用源。(2-1)错误！未找到引用源。 (2-2)令：错误！未找到引用源。(2-3)错误！未找到引用源。(2-4)则：错误！未找到引用源。(2-5)只要错误！未找到引用源。，就会产生向 i+1位的进位，称g为进位产生函数；同样，只要 错误！未找到引用源。，就会把错误！未找到引用源。传递到 i+1位，所以称 p为进位传递函数。把式(2-5)展开得到：错误！未找到引用源。 (2-6)根据逻辑表达式做出四位超前进位的加法器电路图（如图） ：52.2电路各部分结构设计逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，将各个门反别转化成其转化成CMOS晶体管图如下：异或门的CMOS电路原理图如下：6异或门的CMOS波形图如下：两输入与门的 CMOS电路原理图如下：7两输入与门的 CMOS波形如下：反相器的CMOS电路如下：8反相器的CMOS仿真波形如下：四位超前进位加法器进位的逻辑电路图如下：910c1，c2，c3，c4的CMOS级电路原理图及仿真a.c1的原理图c1的仿真波形11b.c2的原理图c2的仿真波形12c.c3的原理图13c3的仿真波形14c4的原理图15c3的仿真波形2.3主要电路参数的手工推导16选择路劲是 A3(B3)到S4，则按顺序依次经过一个 2输入异或门，一个 4输入与非门，一个反相器，一个 4输入的或非门，一个反相器，一个 2输入异或门。门的类型个数逻辑强度g寄生参数P2输入异或门2444输入与非门16/344输入或非门19/34反相器211N逻辑努力:G=gi=4*4*6/3*9/3*1*1=961电气努力:F=Cout/Cin=5000N路径分支努力:B= bi=41总路径努力:H=G*F*B=1920000使延时最小的门努力： h=NH=11.15比例系数 =1延迟:tp=tp0（NPj+N(NH)）J 1扇出系数： fi=higif1=2.788；f2=5.575；f3=11.15；f4=3.72；f5=11.15；f6=2.788尺寸系数si=（g1s1）i-1(fi)s1是最小反相器尺寸的2倍（XOR的gij1binmos，pmos尺寸是inv的宽长比的两倍)17s2=1.394s1；s3=25.09s1；s4=23.23s1；s5=84.57s1；s6=32.29s1功耗与器件尺寸（它影响实际电容） ,输入和输出上升下降时间（它们决定了短路功耗） ，器件阈值和温度（它们影响漏电功率）以及开关活动性密切相关。当一个门比较复杂是，受影响最大的是动态功耗，可表示为 01CLVDD2f01； 0 1=p0p1门的类型 输出反转概率0 1输入异或门输入与非门输入或非门反相器

41615（16*16）15（16*16）14总的功耗pdyn=601(j)CLVDD2f01(j)；1其中f01(j)=12tp所以，要是功耗低，则翻转频率则会下降，延时就会增加；而减少延时，翻转频率就会增大，同时就会增大功耗。所以，此刻应该采取折中的思想，即使电路速度与功耗达到要求。pdyn*tp=18.13CL,（CL=6.0fF)当功耗等于延时时，达到折中。 pdyn=329.8(uw)；tp=329.8（ps).18根据上节的电路器件尺寸，通过手工推导出电路要求设计的各项指标。并将计算出来的指标与要求进行对比。 如果实际电路未能达到设计要求，则还需返回上一节的计算和推动过程， 只至所设计电路能符合题目要求。第三章 电路仿真四位超前进位加法器门级电路原理图如下：19四位超前进位加法器门级电路分析设定如下：四位超前进位加法器门级电路瞬态分析结果如下：20四位超前进位加法器门级电路瞬态分析波形图如下：214.1用于仿真的电路图 如下：224.2仿真网表四位超前进位加法器门级电路分析设定如下：4.3 仿真波形四位超前进位加法器电路瞬态分析结果如下：23四位超前进位加法器门级电路瞬态分析波形图 如下：24数字集成电路的发展已有 40年的历史,由最初的 SSI到如今的 UVLSI, 其已步入深亚微米阶段。数字集成电路行业的主体正在向 90nm过渡,现已出现了 65nm设计产品,同时45nm技术也已处于实验性生产。数字集成电路的发展可谓是突飞猛进 ,随着数字集成电路复杂度的不断提升 ,作为其技术手段的 EDA 工具在数字集成电路设计中起着至关重要的作用 ,同时数字集成电路巨大的设计挑战也推动着EDA 技术的发展与革新 [11]。由此引发了 EDA 技术与数字集成电路技术领域的不断创新 ,促其新技术辈出不断。第五章鸣谢及课设总结和体会参考文献1.DavidA.Hodge,《AnalysisandDesig