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文档简介

SEkichy于2006-1-5SE十分钟1.ModuleSimSE本文以SE5.6版本为基础,介绍SE的最基本用法,高深的我也不会。当你安装完SE之后,可以将你的SE的起始路径设置为你的工作(e:\verilog),具体方法是在右键单击执行始位置,改为你的工作建议从最开始就学习写,写一个程序写一个testbench。SE仿testbenchTestbench好,现在假设你在e:\verilog parameterDIV_N=4;inputclk_i;inputreset;outputclk_o;regclk_o;always@(negedgeresetorposedgecount<=0;if(count==count<=0;count<=count+1;always@(negedgeresetorposedgeclk_o<=0;if(count<=(DIV_N/2-clk_o<=0;clk_o<=1;moduletestdiv;regclk_i;regreset;wirealways#50clk_i=~clk_i; reset=0;clk_i=#100reset=启动SE,首先看到在在SE右边的窗口有vlibwork该命令的作用是在该 下建立一个work vmapworkwork 和实际工作库work映射对应。vlogdiv.vtdiv.v该命令的作用是编译这些文件,要注意的是vsim addwave/testdiv/*该命令的作用是将testbenchtdiv.vwaverun–all当然也可以观察其它窗口的结果,用view命令显示分别打开。例如用viewsignals来观察信号变量。令以上命令,就是SE仿真程序所用到的基本命令。实际上vlib vmapwork vlogdiv.v vsim //仿真(模块名称addwave/testdiv/* ve窗口中注意*前 //必须,“”run run–allviewd

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