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文档简介

数字集成电路设计入门--从HDL到版图 北大微电子学系1课程内容(一)介绍VerilogHDL,内容包括：Verilog应用Verilog语言的构成元素结构级描述及仿真行为级描述及仿真延时的特点及说明介绍Verilogtestbench激励和控制和描述结果的产生及验证任务task及函数function用户定义的基本单元(primitive)可综合的Verilog描述风格2课程内容(二)介绍CadenceVerilog仿真器,内容包括：设计的编译及仿真源库(sourcelibraries)的使用用Verilog-XL命令行界面进行调试用NCVerilogTcl界面进行调试图形用户界面(GUI)调试延时的计算及反标注(annotation)性能仿真描述如何使用NCVerilog仿真器进行编译及仿真如何将设计环境传送给NCVerilog周期(cycle)仿真3课程内容(三)逻辑综合的介绍简介设计对象静态时序分析(STA)designanalyzer环境可综合的HDL编码风格可综合的VerilogHDLVerilogHDL中的一些窍门

Designware库综合划分

实验(1)4课程内容(四)设计约束（Constraint）设置设计环境设置设计约束

设计优化设计编译

FSM的优化

产生并分析报告

实验(2)5课程内容(五)自动布局布线工具(SiliconEnsemble)简介6课程安排共54学时(18)讲课，27学时Verilog(5)Synthesis(3)Place&Route(1)实验，24学时Verilog(5)Synthesis(2)Place&Route(1)考试，3学时7参考书目CadenceVerilogLanguageandSimulationVerilog-XLSimulationwithSynthesisEnvisiaAmbitSynthesis《硬件描述语言Verilog》清华大学出版社，Thomas&Moorby，刘明业等译，2001.88习Verilog中的空白符总是忽略的吗？在源代码中插入注释有哪两种方法？整数常数的尺寸如何指定？缺省的尺寸及数基是多少？设置的编译指导如何解除？编译指导影响全局吗？在仿真时为什么要用接近实际的最大timescale精度？是的。空白符用于隔开标识符及关键词，多余的忽略//用于单行注释，/**/用于多行注释整数常量的尺寸由10进制数表示的位数确定。缺省为32位，缺省的数基为十进制。使用`resetall解除编译指导是全局的。编译时遇到编译指导后开始有效，直至复位

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