数字逻辑电路第七章

数字逻辑电路第七章第1页，课件共35页，创作于2023年2月7.1

PLD

概述

7.1.1

PLD的电路结构及分类

7.1.2

PLD的编程工艺及描述的逻辑规则和符号

7.1.3

PLD的设计过程及主要优点

7.2

只读存储器

7.2.1

ROM的内部结构

7.2.2

用ROM实现组合逻辑设计

7.2.3

常用的LSIROM器件

7.3

可编程逻辑阵列

7.4

可编程阵列逻辑

7.4.1

组合PAL器件

7.4.2

时序PAL器件第七章可编程逻辑器件PLD第2页，课件共35页，创作于2023年2月7.1

PLD(ProgrammableLogicDevice)概述专用集成电路ASIC：采用LSI和VLSI工艺制造的数字逻辑器件。PLD：是ASIC的一个重要分支。

PLD器件的发展历史：最早出现的：可编程只读存储器PROM、紫外线可擦除只读存储器EPROM、电可擦除只读存储器EEPROM。可以完成简单的逻辑功能，用于小型的逻辑实现。第3页，课件共35页，创作于2023年2月7.1

PLD(ProgrammableLogicDevice)概述PLD器件的发展历史：随后出现的一般被称为PLD的可编程器件可以通过编程比较灵活地完成各种数字逻辑功能：可编程阵列逻辑PAL通用阵列逻辑GAL结构仍简单，用于实现规模较小的逻辑，具有价格、速度等方面的优势。基于PAL结构扩展的复杂可编程阵列逻辑器件CPAL、类似标准门阵列的现场可编程门阵列FPGA。结构复杂，用于实现较大规模的逻辑电路。第4页，课件共35页，创作于2023年2月7.1

PLD(ProgrammableLogicDevice)概述7.1.1PLD的电路结构及分类PLD的电路结构

•••m个乘积项P0Pm-1•••与阵列或阵列I0In-1•••n个输入O0Ob-1b个输出•••第5页，课件共35页，创作于2023年2月7.1

PLD(ProgrammableLogicDevice)概述PLD的电路结构•••m个乘积项P0Pm-1•••与阵列•••n个输入I0互补输入In-1输入电路或阵列O0Ob-1b个输出•••或项输出输出电路第6页，课件共35页，创作于2023年2月7.1

PLD(ProgrammableLogicDevice)概述PLD的电路结构分类与阵列或阵列输出电路可编程只读存储器PROM固定可编程固定可编程逻辑阵列PLA可编程可编程固定可编程阵列逻辑

PAL可编程固定固定通用逻辑阵列GAL可编程固定可组态与项与阵列输入互补输入或阵列输出输出电路或项输入电路反馈输入第7页，课件共35页，创作于2023年2月7.1.2PLD的编程工艺及描述的逻辑规则和符号一、PLD的编程工艺

1.掩膜可编程PLD：maskPLD

2.现场可编程PLD：PPLD

(可编程PLD)

EPPLD(可擦除可编程PLD)

EEPPLD

(电可擦除可编程PLD)

…二、PLD的描述规则和符号

⑴输入缓冲器ＡＢＣABC001110第8页，课件共35页，创作于2023年2月⑵PLD编程点的连结方法⑶与门的表示固定连接编程连接不连接×DABCFDABCF分立元件PLD结构⑷或门的表示F分立元件PLD结构DABCFDABC二、PLD的描述规则和符号第9页，课件共35页，创作于2023年2月⑸与门的缺省状态当一个输入缓冲器的互补输出同时接到某一个单独乘积项时，该乘积项的输出总为０。如图中Ｄ：D=A•A•B•B=0

这种状态称为与门的缺省状态。可用乘积项Ｅ的速记符号表示。ＡＢＤＥＦABDEF00001010011000111001输出F与任何输入项无相连，总是“浮动”到逻辑“1”（恒1输出），导致与门关闭。二、PLD的描述规则和符号第10页，课件共35页，创作于2023年2月7.1.3PLD的设计过程及主要优点一、PLD的设计过程

•所需设备：两大类

1.可编程逻辑开发软件

ABLE、VerilogHDL、VHDL

……

2.编程器

•

设计过程分三个阶段：

1.设计输入：将逻辑问题用PLD语言描述出来，如VHDL

2.设计实现：PLD软件进行编译成编程文件，由编程器写入芯片

3.设计验证：一是模拟功能，检查各临界定时路径；二是在电路板上测试。传统的原理图硬件描述语言设计初步的数字系统仿真正确的数字系统印制线路板数字系统的PCBPLD在线修改最终的数字系统第11页，课件共35页，创作于2023年2月7.2只读存储器ReadOnlyMemory只读存储器按内部结构可分为：固定只读存储器ROM可编程只读存储器PROM可擦除可编程只读存储器EPROM电可擦除可编程只读存储器EEPROM特点：与阵列——固定

或阵列——可编程第12页，课件共35页，创作于2023年2月7.2.1ROM的内部结构Dm0m1m2m3+EvAABB熔丝D=m0+m1+m2+m3与阵列：固定或阵列：可编程D××××AABBm0m1m2m3第13页，课件共35页，创作于2023年2月举例：实现逻辑函数DD=AB+AB与阵列：固定或阵列：可编程输入变量输出函数AABBm0m1m2m3第14页，课件共35页，创作于2023年2月用TTL电路构成的8×2ROM的逻辑图+5V/ROW0/ROW1/ROW2/ROW3/ROW4/ROW5/ROW6/ROW774LS138Y0Y1Y2Y3Y4Y5Y6Y7ABCA0A1A2G1G2AG2BD0=m3+m5+m6+m7

D1=m1+m2+m4+m7

+5VD0D1/D0/D174LS14地址译码电路存储体第15页，课件共35页，创作于2023年2月ROM存储器A0A1An-2An-1地址输入数据输出D0D1Db-12n

×bROMA0A1An-2An-1地址输入数据输出CS0CS1CS2n-1地址译码器存储单元0单元1单元2n-1单元D0D1Db-1A0A1An-2An-1地址输入变量m0m1m2n-1与阵列译码器Fb-1(Db-1)或门F1(D1)或门F0(D0)或门或阵列第16页，课件共35页，创作于2023年2月1.用ROM实现4×4乘法器D0D128

×8ROMA4A5A6A7X0X1X2X3乘数A0A1被乘数A2A3Y0Y1Y2Y3D2D3D4D5D6D7P0P1P2P3P4P5P6P7乘积乘积的取值参见书P296表7.1。2.用ROM(EPROM)实现字符发生器 字符逐行读出并扫描之。参见书P297图7.13。第17页，课件共35页，创作于2023年2月32K×8EPROM组成框图64—1多路选择器（512×64存储阵列）×8位=512×51201630163016301630163016301630163016364—1多路选择器64—1多路选择器64—1多路选择器64—1多路选择器016301630163数据总线D7D6D2D1D0地址总线1单元511单元0单元A0A1A4A5A2A3A6A7A13A14m0m1m5119—512地址译码器016301630163第18页，课件共35页，创作于2023年2月7.2.2用ROM实现组合逻辑设计

例1将4位二进制数转换为Gray码。B3B2B1B0G3G2G1G0000000010010001101000101011001111000100110101011110011011110111100000001001

1001001

1001

1

1010101001

1001

1011

1

1

11

1

101010101

110011000B3B3B2B2B1B1B0B0与阵列m0135791113152468101214或阵列G3G2G1G0第19页，课件共35页，创作于2023年2月例1将4位二进制数转换为Gray码。B3B2B1B0G3G2G1G000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000B3B3B2B2B1B1B0B0与阵列G1=B2B1+B2B1G0=B1B0+B1B0PLA！若与阵列也可编程，则：G3=B3G2=B3B2+B3B2或阵列G3G2G1G0第20页，课件共35页，创作于2023年2月7.3可编程逻辑阵列(PLA)

ProgrammableLogicArray特点：与、或阵列都可编程1.针对逻辑函数的最简与或式——PLA中的与阵列被编程产生所需的全部与项PLA中的或阵列被编程完成相应与项间的或运算并最终产生输出。逻辑功能越复杂，其优点越明显。这样，就大大提高了芯片面积的有效利用率。2.PLA分组合PLA和时序PLA(包含有触发器)。第21页，课件共35页，创作于2023年2月例具有6个与项的4×3PLA的电路。I1I2I3I4P1P2P3P4P5P6O1O2O3第22页，课件共35页，创作于2023年2月例具有6个与项的4×3PLA的电路。P1P2P3P4P5P6I1I2I3I4O1O2O3第23页，课件共35页，创作于2023年2月例用PLA

实现4位二进制数转换为Gray码。G1=B2B1+B2B1G0=B1B0+B1B0G3=B3G2=B3B2+B3B2B3B2B1B0G3G1G0G2P1P2P3P4P5P6P7第24页，课件共35页，创作于2023年2月7.4可编程阵列逻辑(PAL)

ProgrammableArrayLogic特点：固定的或阵列和可编程的与阵列PAL与ROM相反，与同样位数的PLA相比，PAL减少了编程点数，从而简化了编程工作(或阵列固定，仅对与阵列编程，工作单一)。这样，就更有利于辅助设计系统的开发。1.大多数的PAL提供7~8个与项(P1~P8)。2.PAL器件可分为组合PAL和时序PAL两大类。第25页，课件共35页，创作于2023年2月7.4.1组合PAL器件输入I0~I(n-1)组合PAL的基本结构框图nO0~O(s-1)slkP0~P(k-1)O输出IO输出IO0~IO(l-1)l

与阵列(可编程)

或阵列（固定）具有三态输出功能的PAL结构，器件PAL16L8，如书P302图7.20。10个纯输入引脚I0~I96个IO引脚(反馈)提供的输入引脚IO2~IO78个输出(或阵列)O1，IO2~IO和O8与阵列(16×2)×(8×8)O2~L：输出形式(L—低有效，H—高有效，C—互补)第26页，课件共35页，创作于2023年2月7.4.1组合PAL器件PAL器件采用肖特基TTL和双极型熔丝式（可编程）连接工艺。PAL中，与阵列是可编程的熔丝结构，或阵列是固定连接的。基本门阵列结构，如图所示：I0I1I2与阵列或阵列O1O2O0第27页，课件共35页，创作于2023年2月7.4.1组合PAL器件1.基本与或阵列结构，如图所示：OiI0I2I3I1与阵列或阵列第28页，课件共35页，创作于2023年2月7.4.1组合PAL器件2.异步可编程I/O结构(三态输出)，如图所示：I/OI0I2I1EN与阵列或阵列第29页，课件共35页，创作于2023年2月7.4.2时序PAL器件时序PAL的基本结构框图X0~X(n-1)O0~O(l-1)slkP0~P(k-1)IO输出寄存器输出O0~O(l-1)IO0~IO(s-1)llOEs输入n输出寄存器组CLK

或阵列（固定）

与阵列(可编程)第30页，课件共35页，创作于2023年2月时序PAL器件的部分输出连到D触发器的数据输入端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。3.寄存器输出结构，如图所示