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数字后端流程与工具电子科技大学通信学院11研室版权所有Notes●本PPT内容是整个DD项目组的集体学习研究成果●感谢已经毕业的曾经参与后端项目的师兄师姐,以及各位老师●闻道有先后,术业有专攻●共同学习,共同进步●大家有问题请直接请教熟悉相应工具的同学Tips:可以参考QUATURS的designflow!!Contents基于标准单元的ASC设计流程数字前端设计(front-end)〉数字后端设计(ack-end)教研室ASC后端文件归档Q&aContents基于标准单元的ASC设计流程数字前端设计(front-end)〉数字后端设计(tack-end)…教研室ASC后端文件归档Q&a基于standee的AS|C设计流程数字前端设计。以生成以布局布线的网表为数字后端设计。以生成进行流片的GDS2文件为终点术语tape-out提交最终GDS2文件做加工Foundry芯片代工厂如中芯国际。。基于standee的AS|C设计流程算法模型c/matlabcodeRTLHDLvhdl/verilog综合王具根据基本单元库的功能时序模型,将行级代码翻译成具体的电路实现结构NETLISTverilogStanselllibraryl布局布线工是根据基本单元库的时序几何模型将电路单元布局布线成为实际电路版圉三LAYOUTds2对功能,时序,制造参数进行检TAPE-OUContents基于标准单元的AS|C设计流程②④数字前端设计(front-end)〉数字后端设计(tack-end)…教研室ASC后端文件归档Q&a数字前端设计流程-1RTLfile综合布局布线前静态时序分析整个ASC设计流程都是个迭代的流程,在任何一步骤,甚至重新设计三RH代码形式验证模拟电路设计的迭代次数甚至更多。Meetrequirements?NETLIST数字前端设计流程-2怎样保证网表的正确性?●以往的方法是对网表文件做门级仿真。此种方式的仿真时间较长,且覆盖率相对较低。●形式验证+静态时序分析。此种方法仿真时间短覆盖率高,为业界普遍采用的方式。数字前端设计流程-3使用DC综合OSYNOPSYS-DesignCompilerFigure1-1DesignCompilerandtheDesignFlowHDLCompileDesignCompilerTimingIDatapathIPoweroptimizationoptimizationopimizationAreave

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