第7章 常用时许逻辑功能器件

7常用时序逻辑功能器件常用的时序逻辑功能器件主要有两种：

计数器存放二进制数，传输二进制信息，即代码的寄存、移位、传输。统计时钟脉冲的个数（数数、计数），分频、定时、产生节拍脉冲。

寄存器

7常用时序逻辑功能器件7.1计数器7.1.1二进制计数器7.2寄存器和移位寄存器7.1.2非二进制计数器7.1.3集成计数器

7.2.1

寄存器7.2.2移位寄存器7.2.3集成移位寄存器74194

教学基本要求熟练掌握二进制计数器的组成、逻辑功能及工作原理。掌握十进制计数器的组成、逻辑功能及工作原理。掌握典型中规模集成计数器的逻辑功能及应用。掌握移位寄存器的逻辑功能和工作原理。掌握中规模集成移位寄存器的逻辑功能及其应用。7常用时序逻辑功能器件计数器的分类同步7.1

计数器按数值增减趋势加计数器UpCounter减计数器DownCounter可逆计数器Up/DownCounter按FF状态更新时刻异步--所有FF的状态同时更新，共用一个CP--所有FF的状态不同时更新，不共用一个CP按状态变量使用的编码二进制计数器Binary二-十进制计数器BCDN进制计数器Another7.1

计数器7.1.1

二进制计数器驱动方程:状态方程:1.二进制异步加计数器(分析)

图7.1.1000111111011110101101001100110011010010100001000次态现态状态转换表状态转换图图7.1.21.二进制异步加计数器(CP由01时，此式有效)(Q0由10时，此式有效)(Q1由10时，此式有效)1.二进制异步加计数器(分析)CPQ0Q1Q21tpd2tpd3tpd时序图说明:

计数脉冲的最小周期Tmin=ntpd。

248图7.1.3

计数器也可作为分频器。

异步计数器工作速度慢。2.二进制同步计数器(分析)

为了提高计数速度，我们将CP脉冲同时接到全部FF，使FF的状态变换与CP脉冲同步。这种方式的计数器称为同步计数器。⑴同步二进制加计数器驱动方程:状态方程:输出方程:C=Q2nQ1nQ0n2.二进制同步计数器(分析)⑴二进制同步加计数器计数顺序

电路状态

Q2Q1Q0进位

C000001001020100301104100051010611007111180000状态转换表C=Q2nQ1nQ0n⑴二进制同步加计数器(分析)状态转换图时序图电路完成的功能：此电路为8进制计数器。3个触发器受同一个时钟信号CP的控制，3个触发器的翻转是同时进行的，都比CP的作用时间滞后一个tpd，因此，其工作速度一般比异步计数器的高。⑴二进制同步加计数器(分析)3位二进制减计数器状态图状态表B00011111111100110101010110001000110011010001000100010000选用3个下降沿触发的边沿JK触发器组成电路(2)二进制同步减计数器(设计)状态表B00011111111100110101010110001000110011010001000100010000求状态方程:(2)二进制同步减计数器(设计)（画各触发器的次态卡诺图）画逻辑电路图:(2)二进制同步减计数器(设计)(3)二进制同步可逆计数器

(1)列出状态表和驱动表如表7.1.2。7.1.2

非二进制计数器例7.1.1

用D触发器设计一个8421码十进制同步加计数器。计数顺序现态次态驱动信号D3D2D1D000000000100011000100100010200100011001130011010001004010001010101501010110011060110011101117011110001000810001001100191001000000001010××××××××1111××××××××…解：各触发器的驱动方程:(2)画出卡诺图，求出D触发器的驱动方程：(3)画出逻辑电路图该电路能够自启动。

(4)画出完整的状态图，检查设计的计数器能否自启动。7.1.3集成计数器CP脉冲引入方式型号计数模式清零方式预置数方式同步741614位二进制加法异步(低电平)同步74HC1614位二进制加法异步(低电平)同步74HCT1614位二进制加法异步(低电平)同步74LS191单时钟4位二进制可逆无异步74LS193双时钟4位二进制可逆异步(高电平)异步74160十进制加法异步(低电平)同步74LS190单时钟十进制可逆无异步异步74LS293双时钟4位二进制加法异步无74LS2902-5-10进制加法异步异步

几种常用的集成电路计数器，见表7.1.3。

1.集成计数器74161（4位二进制同步加计数器）（1）74161的功能RCO=ETQAQBQCQD表7.1.474161逻辑功能表保持×ABCDDCBA××LH××××××××LQAQBQCQDDCBACPETEPLDRD输出预置数据输入时钟使能预置LLLLXXXX×LHH保持×XXXXLXHH计数XXXXHHHH清零异步清零同步并行预置数据保持原有状态不变计数QDQCQBQA＝0QDQCQBQA＝DCBAQDQCQBQA＝QDQCQBQACP每来一个上升沿，计数器的值增1。74161的时序图设法跳过169=7个状态11CP&1例7.1.2用74161构成九进制加计数器。（2）74161的应用CPQDQCQBQA000001000120010……….8100091001………151111(1)利用异步清零引脚(1)反馈清零法设法跳过169=7个状态CPQDQCQBQA000001000120010……….8100091001………151111例7.1.2用74161构成九进制加计数器。(2)利用同步置数引脚:采用前九种状态(2)反馈置数法:(2)反馈置数法:采用后九种状态例7.1.2用74161构成九进制加计数器。CPQDQCQBQA000001000120010……….701118100091001………15111112345678910波形图：分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下Q3、Q2、Q1、Q0的波形，并指出计数器的模是多少？（选讲）

M=12*例

例7.1.3用74HCT161组成256进制计数器。解：因为1片74HCT161只能构成16进制计数器，而256=16×16，所以要用两片74HCT161才能构成此计数器。先将两片74HCT161均接成十六进制计数器，然后将两片级联起来，让两个芯片协同工作即可。片与片之间的连接通常有两种方式：并行进位(低位片的进位信号作为高位片的使能信号)串行进位(低位片的进位信号作为高位片的时钟脉冲，即异步计数方式)解题分析1N=16×16=256计数状态:00000000～11111111串行进位：低位片的进位作为高位片的时钟CP1111+0001并行进位：低位片的进位作为高位片的使能用集成计数器构成任意进制计数器小结

N<M的情况：已有的集成计数器是M进制，需组成的是N进制计数器具体实现的方法：反馈清零法反馈置数法利用清零输入端，使电路计数到某状态时产生清零操作，清除M–N个状态实现N进制计数器。利用计数器的置数功能，通过给计数器重复置入某个数码的方法减少(M–N)个独立状态，实现N进制计数器的。N>M的情况（1）串行进位方式：（2）并行进位方式：----采用多片M进制计数器构成。 按芯片连接方式可分为：构成异步计数器构成同步计数器减计数××××HHL加计数××××HHLDCBADCBA××LLLLLL×××××××HQDQCQBQADCBACPDCPULDRD输出预置数据输入时钟预置清零异步清零：异步预置数：

2.双时钟4位二进制同步可逆计数器74LS193

同步加计数：同步减计数：RD=1RD=0,LD=0RD=0,LD=1,CPD=1RD=0,LD=1,CPU=13.异步十进制计数器——74LS290

图7.1.14（1）74LS290的功能时钟输入端直接置9端直接清零端输出端图7.1.143.异步十进制计数器——74LS290

（1）74LS290的功能二进制计数器CPAQA

五进制计数器CPBQDQCQB

008421BCD码十进制计数器CPAQDQCQBQA

3.异步十进制计数器——74LS290

时钟输入端直接清零端直接置9端二进制计数器五进制计数器十进制计数器3.异步十进制计数器——74LS290

74LS290的功能表计数L×L×计数×LL×计数L××L计数×L×LHLLH×HH××LLLL×L×HHLLLL××LHHQDQCQBQACPR9(2)R9(1)R0(2)R0(1)输出时钟置位输入复位输入在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0。只有在R0(1)和R0(2)同时为1时，才能清零。（2）74LS290的应用例7.1.4用两片74LS290组成二十四进制计数器。00100100计数状态:00000000～00100011(0010

0100)0000

0000整体反馈清零方式图7.1.19（2）74LS290的应用(二十四进制计数译码显示电路)图7.1.20

数字电子钟是一种直接用数字显示时间的计时装置。一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。数字电子钟的组成{end}7.2寄存器和移位寄存器7.2.1寄存器7.2.2移位寄存器7.2.3集成移位寄存器74194

移位寄存器的工作原理

双向移位寄存器

寄存器是用来存储二进制代码的电路。它的主要组成部分是触发器。

一个触发器能存储1位二进制代码，要存储n位二进制代码，就需要用n个触发器，所以寄存器实际上是若干触发器的集合。7.2.1寄存器—74LS1757.2.1多位寄存器—74LS175保持××××HH1D2D3D4D4D3D2D1DHLLLL×××××L1Q2Q3Q4Q4D3D2D1DCPRD输出输入保持××××LH表7.2.174LS175的功能表7.2.2移位寄存器把若干个触发器串接起来，就可以构成一个移位寄存器。图7.2.2串行数据输入端串行数据输出端并行数据输出端1.单向移位寄存器（串入/串出、并出、右移）7.2.2移位寄存器D2=Q1D1=Q0D3=Q2D0=DIQ0n+1=DQ1n+1=Q0Q2n+1=Q1Q3n+1=Q2Qn+1=DD触发器的特性方程驱动方程：次态方程：工作原理：设DI

=Q0Q1Q2Q3

=1011

10

11

01

10

11

00

10

00

00

004个CP后，输入端的数据“1011”，串行送入寄存器，并行输出；再经过4个CP，串行输出（数码移出寄存器）。FF0FF1FF2FF3CR=01CP后12CP后13CP后04CP后11011图7.2.3时序图D3D2D1D0D3D3D3D3123456789D2D2D1D2D1D0D2D1D0D1D0D0

再经过4个CP后，从DI端串行输入的数据从DO端串行输出。串入串出

从图中可看出：经过4个CP作用后，从DI端串行输入的数据从Q0Q1Q2Q3并行输出。串入并出工作波形：

2.双向移位寄存器

S=1S=0右移左移还可实现串行输入/串行输出、串行输入/并行输出。7.2.3集成移位寄存器---741944个并行输入端2个控制端控制信号功能S1S000保持01右移10左移11并行输入4个并行输出端表7.2.474194功能表×××××××LLH8L××××L×HLH7H××××H×HLH6L×××××LLHH5并入并出H×××××HLHH4ABCDABCD××HHH3保持××××H(L)××××H2