第2节TMS320LF240x系列DSP内部资源课件

第2章TMS320LF240x系列DSP

内部资源介绍.第2章TMS320LF240x系列DSP

内部资源介绍.1

TI公司DSP产品介绍

第一代：TMS32010、TMS32011、TMS320C10等

第二代：TMS32020、TMS320C25/C26//C28

第三代：TMS320C30/C31/C32

第四代：TMS320C40/C44

第五代：TMS320C5x/C54x

第二代芯片的改进型TMS320C2xx，集多个DSP芯片于一体的高性能DSP芯片TMS320C8x

目前最快的第六代TMS320C62x/C67x

归纳为三大系列：TMS320C2000系列，TMS320C5000以及TMS3206000系列。.TI公司DSP产品介绍

第一代：TM22.5K字的数据/程序RAM2.1TMS320LF240x系列DSP基本结构和引脚功能2.1.1TMS320LF240x系列DSP基本结构

TMS320C24x系列DSP中,分为5V供电的TMS320F/C24x和3.3V供电低功耗TMS320LF/LC240xA两类。这里以TMS320LF2407A为主进行介绍。TMS320LF2407A是TMS320F/C24x的改进型，采用低功耗设计，3.3V供电，最高运算速度达到40MIPS。主要特点如下：⑴片内具有2k字节的单口RAM（SARAM），32K字的Flash程序存储器，544字节的双口RAM（DARAM）。⑵两个事件管理器模块EVA和EVB，每个包括：两个16位通用定时器，8个PWM通道。⑶高达40个可独立编程或复用的通用I/O引脚。⑷片内集成：16路10位A/D转换通道；控制局域网络（CAN）2.0B模块；串行通信接口（SCI）模块；串行外设接口（SPI）模块；看门狗定时器（WDT）模块。TMS320LF2407A的功能框图如图2.1。.2.5K字的数据/程序RAM2.1TMS320LF240x32.5K字的数据/程序RAM2.1.2引脚功能各引脚按功能可分为以下8个部分（表2.1～2.9）:⑴事件管理器（EVA和EVB）引脚；⑵ADC模数转换器引脚；⑶通信模块（CAN/SPI/SCI）引脚；⑷外部中断与时钟引脚；⑸地址/数据及存储器控制信号引脚；⑹振荡器/PLL/FLASH/BOOT引导程序及其他引脚；⑺JTAG仿真测试引脚；⑻电源引脚。.2.5K字的数据/程序RAM2.1.2引脚功能.4图2.2

TMS320LF2407A的引脚封装图.图2.2TMS320LF2407A的引脚封装图.5图2.3

TMS320LF2407A的引脚结构图.图2.3TMS320LF2407A的引脚结构图.62.5K字的数据/程序RAM2.2总线结构

LF240x控制器采用多组总线的结构（即将数据/地址总线分开为三组数据/地址总线，分别对应程序读、数据读和数据写三种情况，使总线操作时序的四个独立阶段取指、译码、取操作数、执行并行处理，从而极大地加快处理器的处理速度），LF240x系列芯片具有相同的总线结构，由6条16位的内部总线构成。

内部地址总线分为三条：程序地址总线（PAB），提供访问程序存储器的地址；数据读地址总线（DRAB），提供读数据存储器的地址；数据写地址总线（DWAB），提供写数据存储器的地址；

内部数据总线分为三条：程序读数据总线（PRDB）,载有从程序存储器读取的指令、立即数和常数表等，并传送到CPU；数据读数据总线（DRDB）,将数据存储器的数据传送到CPU；.2.5K字的数据/程序RAM2.2总线结构.72.5K字的数据/程序RAM数据写数据总线（DWEB），将处理后的数据传送到数据存储器和程序存储器；该总线结构具有如下特点：⑴具有分离的程序总线和数据总线，允许CPU同时访问程序和数据存储器；⑵具有独立的数据读/写地址总线和数据读/写总线，使得对数据存储器的读、写访问可在同一机器周期内完成；⑶分离的程序和数据空间及独立的总线结构，可以支持CPU在单机器时钟内并行执行算术、逻辑和位处理操作等。.2.5K字的数据/程序RAM数据写数据总线（DWEB）8..92.5K字的数据/程序RAM2.3中央处理单元（CPU）LF240x系列芯片的CPU主要包括如下部件：⑴一个32位的中央算术逻辑单元（CALU）；⑵一个32位的累加器（ACC）；⑶CALU的输入数据定标移位器及输出数据定标移位器；⑷一个16x16位的乘法器；⑸一个乘积定标移位器；⑹数据地址发生逻辑，其中包括8个辅助寄存器和1个辅助寄存器算术单元；⑺程序地址发生逻辑；⑻两个16位的状态寄存器ST0、ST1。LF240x的CPU结构框图如图2.5。.2.5K字的数据/程序RAM2.3中央处理单元（CPU）.102.5K字的数据/程序RAM2.3.1CPU状态寄存器ST0和ST1包含了DSP运行时的各种状态和控制位。其内容可被保存到数据存储器（用SST指令），或从数据存储器读出加载到ST0和ST1（用LST指令），用来在子程序调用或进入中断时实现CPU各种状态的保存。可用指令对ST0和ST1中的各个位单独置1或清0（SETC或CLRC指令）。D15～13D12D11D10D9D8～0ST0ARPOVOVM1INTMDPD15～13D12D11D10D1～0ST1ARBCNFTCSXMC1111XF11PM.2.5K字的数据/程序RAM2.3.1CPU状态寄存器D1112.5K字的数据/程序RAM

ARP：辅助寄存器指针。ARP选择间接寻址时当前的辅助寄存器AR。

OV：溢出标志位。保存一个被锁存的值，用以指示中央算术逻辑单元中是否有溢出发生。

OVM：溢出方式位。OVM=0时，累加器中结果正常溢出；OVM=1时，根据溢出情况，累加器被设为它的最大正值或负值。

INTM：中断模式位。INTM=0时，所有可屏蔽中断使能；INTM=1时，所有可屏蔽中断禁止。

DP：数据存储器页指针。9位的DP寄存器与一个指令字的低7位一起形成一个16位的直接寻址地址。CNF：片内DARAM配置位。CNF=0时，可配置的DARAM区被映射到数据存储空间；CNF=1时，可配置的DARAM区被映射到程序存储空间。

TC：测试/控制标志位。

SXM：符号扩展方式位。SXM=1时，数据通过定标移位器传送到累加器时产生符号扩展；SXM=0时，禁止符号位扩展。.2.5K字的数据/程序RAMARP：辅助寄存器指针。A122.5K字的数据/程序RAMC：进位位。

PM：乘积移位方式。2.3.2中央算术逻辑单元（CALU）

⑴中央算术逻辑单元CALU功能：实现包括16位加/减、布尔运算、位测试等诸多算术和逻辑运算功能。CALU有两个输入，一个由累加器提供，另一个由乘积定标移位器或输入数据定标移位器提供；当CALU执行完一次操作后，结果送至累加器，由累加器对结果进行移位。

⑵累加器ACCCALU运算出的结果被送至累加器，并在累加器中执行单个的移位或循环操作。和累加器有关的状态位有4个：进位位C、溢出方式OVM、溢出标志位OV、测试/控制标志位TC。.2.5K字的数据/程序RAMC：进位位。.132.5K字的数据/程序RAM

⑶输出移位器输出移位器的功能是将累加器的32位复制过来，再根据相应指令中的移位位数将其内容左移0～7位，然后通过SACH或SACL指令把移位器的高位字或低位字存至数据存储器，累加器内容保持不变。移位时高位丢失低位填0。2.3.3输入定标移位器功能：将来自程序存储器或数据存储器的16位数据调整为32位数据送到CALU。移位：左移0-15位规则：低位填0，高位根据SXM不同。SXM=0时：高位填0SXM=1时：高位进行符号位扩展。2.3.4乘法器16×16的硬件乘法器实现无符号数或有符号数（2的补码数）相乘。.2.5K字的数据/程序RAM⑶输出移位器.142.5K字的数据/程序RAM一个乘数来自TREG，另一个来自数据或程序存储器；乘积放在PREG中。PREG的输出连接到乘积定标移位器PSCALE，通过PSCALE，乘积结果可从PREG送到CALU或数据存储器。PSCALE对乘积移位方式有4种（由ST1的乘积移位方式位PM指定）PM=00：没有移位。PM=01：左移一位。将二进制补码乘积中多余的1位符号位去掉。PM=10：左移4位。将二进制补码乘积中多余的4位符号位去掉。PM=11：左移6位。可防止乘积累加溢出。2.3.5辅助寄存器和辅助寄存器算术单元CPU包含8个16位的辅助寄存器AR0～AR7及辅助寄存器单元ARAU。 ARAU是完全独立于CALU的。.2.5K字的数据/程序RAM一个乘数来自TREG，另一152.5K字的数据/程序RAM15141312111098保留位CLKSRCLPM1LPM0CLKPS2CLKPS1CLKPS0保留位R_0RW_0RW_0RW_0RW_1RW_1RW_1R_076543210ADCCLKENSCICLKENSPICLKENCANCLKENEVBCLKENEVACLKEN保留位ILLADRRW_0RW_0RW_0RW_0RW_1RW_1R_0RC_0注：R＝可读，W＝可写，C＝清除，_0＝复位值ARAU的主要功能：执行对AR0-AR7这8个辅助寄存器上的算术运算。ARAU可执行下述操作：①通过间接寻址将辅助寄存器的值加/减1；②将一个常数加至当前AR（ADRK指令）或从当前AR减去一个常数（SBRK指令）；③比较AR0和当前AR的内容，将比较结果放至TC。2.4系统配置寄存器⑴系统控制和状态寄存器1（SCSR1）--地址7018h.2.5K字的数据/程序RAM15141312111098保留162.5K字的数据/程序RAM位14：CLKSRC。CLKOUT引脚时钟源选择位。 0：CLKOUT引脚输出CPU时钟； 1：CLKOUT引脚输出监视定时器WDCLK时钟。位13～12：LPM1/LPM0。低功耗模式选择位。位11～9：PLL时钟预定标选择位。对输入时钟选择PLL倍频系数。即：系统时钟频率＝倍频系数×输入时钟频率。位7：ADCCLKEN。ADC模块时钟使能控制位。 0：禁止到ADC模块的时钟（即：关断ADC模块以节约能量）； 1：使能到ADC的时钟，且正常运行。位6：SCICLKEN。SCI模块时钟使能控制位。同位7。 位5：SPICLKEN。SPI模块时钟使能控制位。同位7。 位4：CANCLKEN。CAN模块时钟使能控制位。同位7。 .2.5K字的数据/程序RAM位14：CLKSRC。CLKOU172.5K字的数据/程序RAM位3：EVBCLKEN。EVB模块时钟使能控制位。同位7。 位2：EVACLKEN。EVA模块时钟使能控制位。同位7。 位0：ILLADR。无效地址检测位。在检测到一个无效地址时，该位置1。需软件清0，向该位写1可清0。⑵系统控制和状态寄存器2（SCSR2）--地址7019h

158保留位RW_076543210保留位I/PQUALWDOVERRIDEXMIFHI-ZBOOTENMP/MCDONPONRW_0RW_0RC_1RW_0RW-1RW-1RW_0RW_0位6：I/PQUAL。输入时钟限定器。输入时钟限定器限定输入到器件的CAP1～6，XINT1～2，ADCSOC以及PDPINTA/B引脚上的信号被正确锁存需要的最少脉冲宽度。0：至少5个时钟周期长；1：至少11个时钟周期长。.2.5K字的数据/程序RAM位3：EVBCLKEN。EVB182.5K字的数据/程序RAM位5：WDOVERRIDE。WD保护位。复位时为1，向该位写1可清0。0：用户不能通过软件来禁止WD。1：用户可通过软件来禁止WD工作（将WDCR寄存器的WDDIS位置1）。位4：XMIFHI-Z。外部存储器接口信号（XMIF）高阻控制位。0：所有XMIF信号处于正常驱动模式；1：所有XMIF信号处于高阻。位3：BOOT_EN。引导ROM使能位。该位可被软件改变。0：使能引导ROM。地址空间0000-007Fh被片内ROM占用。1：禁止引导ROM。片内FLASH程序存储器映射地址为0000-7FFFh。位2：MP/MC。微处理器/微控制器选择位。可被软件改变。0：微控制器方式。程序地址范围0000-7FFFh被映射到片内（即FLASH）。1：微处理器方式。程序地址范围0000-7FFFh被映射到片外。.2.5K字的数据/程序RAM位5：WDOVERRIDE。W192.5K字的数据/程序RAM位1-0：SARAM程序/数据空间选择位。00：地址空间不被映射，该空间被分配到外部存储器；01：SARAM被映射到片内程序空间；10：SARAM被映射到片内数据空间；11：SARAM既被映射到片内程序空间又被映射到片内数据空间。2.5存储器和I/O空间2.5.1存储器概述⑴可访问的三种独立的选择空间(共192K字)：·64K字程序存储器空间，包含要执行的指令及程序执行时使用的数据。·64K字的数据存储器空间，保存指令使用的数据。·64K字的I／O空间，用于外设接口，包括一些片内外设的寄存器。.2.5K字的数据/程序RAM位1-0：SARAM程序/数据空20

⑵LF240x系列DSP片内存储器类型：

为了加快数据的处理，LF240x系列DSP控制器中包含了下列大小、存取速度和类型各不相同的的片内存储器：·双口RAM(DARAM)，每个机器周期可被访问两次的存储器。·单口RAM(SARAM)，每个机器周期仅能访问一次的存储器。·闪速存储器F1ash或工厂掩膜ROM。为了满足设计者对存储空间的更多需求，该系列的一些芯片还提供了外部存储器接口(EMIF)，用来实现对外部存储器的访问。2.5.2程序存储器存放指令码、表格、常量。寻址空间为64K字范围。当某一片外地址被访问时，会自动产生PS、DS等。有两个因素影响程序存储器的配置：

⑴CNF位CNF=0：B0块映射为片外程序空间；CNF=1：B0块映射为片内程序空间。.⑵LF240x系列DSP片内存储器类型：.21

⑵MP/MC引脚MP/MC=0：微控制器方式。选择片内Flash存储器0000～7FFFh;MP/MC=1：微处理器方式。选择片外程序存储器0000～7FFFh开始执行程序。

程序存储器的地址分配：1）0000～003Fh：用于存储中断入口地址。其中0000h为系统的复位向量地址，任何程序都得从此开始运行。2）0040～FDFFh：用户程序区。根据不同的型号，可以有4/8/16/32K字的片内FLASH/ROM；0/1/2/4/8/16K字的单口存储器SARAM，其余需外扩。3）FE00～FFFFh：这是一个双口存储器DARAM（B0），可以配置给程序存储器（CNF=1时），也可以配置给数据存储器（CNF=0时），复位时CNF=0。.⑵MP/MC引脚.22..232.5.3数据存储器

寻址范围64K,有3个片内DARAM块：B0、B1、B2。B0（256字）块可配置为数据存储器或程序存储器，B1（256字）、B2（32字）块只能配置为数据存储器。存储器映射图如图2.11。存储器可以采用两种寻址方式：直接寻址：采用页寻址方式。64K空间被分成512页（0-511）（表2.11），由DP指定页，偏移量（0-127）由指令给出。第0页数据地址映射：00～7Fh包含一些重要的寄存器。0004h：中断屏蔽寄存器IMR；0006h：中断标志寄存器IFR；002B～002Fh：用作测试和仿真；0060～007Fh：B2块，32个字。间接寻址：由16位辅助寄存器内容作为间接地址。不受当前数据页限制。.2.5.3数据存储器.242.5.4I/O空间

寻址范围64K。I/O空间映射如下：0000～FEFFh：外部I/O空间；FF00～FF0Eh：保留；FF0Fh：闪烁控制寄存器；FF10～FFFEh：保留；FFFFh：等待状态发生控制寄存器。所有I/O空间（外部I/O端口和片内I/O寄存器）都可用IN和OUT指令访问。当执行IN或OUT指令时，信号IS将变成有效，因此可用信号IS作为外部I/O设备的片选信号。.2.5.4I/O空间.252.6中断系统2.6.1中断简介

⑴中断的概念中断就是CPU对系统发生的某事件作出的一种反应，CPU暂停正在执行的程序，保留现场后自动转去执行相应事件的处理程序，处理完成后返回断点，继续执行被打断的程序。

⑵中断分类1）软件中断：由指令（软件）INTR、NMI和TRAP引起的中断(属于非屏蔽中断)。2）硬件中断：由硬件引起的中断外部硬件中断：受外部中断引脚信号触发；内部硬件中断：片内外设信号触发。又可分为：可屏蔽中断：指可以通过软件将其禁止或允许的中断。不可屏蔽中断：不能屏蔽的中断。.2.6中断系统.262.6.2中断执行过程⑴TMS320LF240x系列DSP可屏蔽中断1）中断扩展模块

CPU提供了6个可屏蔽中断：INT1～INT6，INT1优先级别最高，INT6最低。LF240x系列DSP采用两级中断处理方法，通过集中化的中断扩展设计使得LF240x器件能够管理46个可屏蔽中断请求，并归于INT1～INT6这6个中断级，这46个中断作为底层中断，INT1～INT6作为顶层中断。外设中断扩展模块图见图2.14。2）可屏蔽中断处理过程

在外设配置寄存器中，对每一个外设中断请求都有一个对应的中断使能位和中断标志位。当一个引起中断的外设事件发生且相应的中断使能位置1时，则会产生一个从外设到中断控制器的中断请求，同时中.2.6.2中断执行过程.27断优先级的值也被送到中断控制器。由中断控制器将中断级别高的外设中断请求送到CPU的INTn端。中断服务子程序的层次有两级：通用中断服务子程序（GISR）和特定中断服务子程序（SISR）。

对于每个向CPU发送的可屏蔽高优先级中断请求（INT1～INT6），从PIVR获取外设中断向量之前，必须在GISR中保存必要的上下文。从外设中断向量寄存器PIVR中获取外设中断向量。转移到SISR的地址入口。2.6.3中断向量和中断向量表⑴中断向量：相应中断服务程序的起始地址。

每个中断源具有唯一与之对应的中断向量

中断向量表见附录2。LF240x系列DSP具有两个中断矢量表

①CPU的矢量表用来获取响应CPU中断请求（INT1～INT6）的一级通用中断服务子程序（GISR）；.断优先级的值也被送到中断控制器。由中断控制器将中断级别高的外28②外设矢量表用来获取响应某一个特定外设事件的特定中断服务子程序（SISR）。

⑵假中断向量假中断向量可以保证系统一直可靠安全地运行。当一个中断已被响应，但无外设将中断向量地址偏移量装入外设中断向量寄存器PIVR时，假中断向量0000h被装入PIVR。如中断线路发生故障，外设发出中断请求，而其INTn标志位却在CPU应答之前被清0，导致没有外设向PIVR装入中断向量地址偏移量。2.6.4CPU中断控制寄存器

CPU中断控制寄存器包括：中断标志寄存器IFR和中断屏蔽寄存器IMR。.②外设矢量表用来获取响应某一个特定外设事件的特定中断29⑴CPU中断标志寄存器IFR—地址0006hD15D6D5D4D3D2D1D0保留位INT6flagINT5flagINT4flagINT3flagINT2flagINT1flag0RW1C_0RW1C_0RW1C_0RW1C_0RW1C_0RW1C_0注：0＝读出为0，R＝可读，W1C＝写1清0，_0＝复位值位5：INT6flag中断标志位。该位用作连至第6级中断INT6的所有中断标志。 0：无INT6级的中断挂起 1：至少有一个INT6级的中断挂起。向该位写1可将该位清0，即清除中断请求。 注：CPU响应中断时会将IFR标志清0。位4-位0功能类似于位5。.⑴CPU中断标志寄存器IFR—地址0006hD1530⑵CPU中断屏蔽寄存器IMR—地址0004h

注：0＝读出为0，R＝可读，W1C＝可写，该位的不受器件复位的影响。位5：INT6mask中断6的屏蔽位。 0：中断级INT6被屏蔽 1：中断级INT6被使能位4-位0功能类似于位5。D15D6D5D4D3D2D1D0保留位INT6maskINT5maskINT4maskINT3maskINT2maskINT1mask0RWRWRWRWRWRW.⑵CPU中断屏蔽寄存器IMR—地址0004h注：0＝312.6.5外设中断寄存器外设中断向量寄存器PIVR——地址701Eh：该16位寄存器包含最近一次被应答的外设中断的向量地址。关于外设中断请求/应答寄存器均属于外设中断模块用来向CPU产生INT1～6中断请求的内部寄存器。用于测试目的，而非用户应用目的，编程时可忽略。2.6.6中断响应延时有3种因素导致中断响应延时：⑴外设同步接口时间。指从外设接口识别出从外设发来的中断请求，经判优、转换后将请求发送至CPU的时间。⑵CPU响应时间。指CPU识别出已经被使能的中断、响应中断、清除流水线到从CPU的中断向量表中获得第一条指令的时间。⑶ISR转移时间。指为了转移ISR中的特定部分而必须执行一些转移所需要的时间。.2.6.5外设中断寄存器.322.6.7可屏蔽外部中断LF240x有两个控制和监视XINT1和XINT2引脚状态的外部中断控制寄存器XINT1CR和XINT2CR。这两个引脚必须被拉低6个（或12个）CLKOUT周期才能被CPU内核识别。

⑴外部中断1控制寄存器XINT1CR—地址7070h

D15D14D3D2D1D0XINT1flag保留位XINT1polarityXINT1priorityXINT1enableRC_0R_0RW_0RW_0RW_0位15：XINT1标志位。指示在XINT1引脚上是否检测到一个所选的跳变。当相应的中断被应答时，该位被自动清0。0：未检测到跳变1：检测到跳变位2：XINT1选择位。选择中断是在XINT1引脚信号的上升沿还是下降沿产生中断。0：在下降沿产生中断 1：在上升沿产生中断.2.6.7可屏蔽外部中断D15D14D3D2D133位1：XINT1优先级选择位。选择以哪一个优先级被请求。 0：高优先级 1：低优先级位0：XINT1使能位。使能或屏蔽外部中断XINT1。 0：屏蔽中断 1：使能中断

⑵外部中断2控制寄存器XINT2CR—地址7071h寄存器XINT2CR的各位的功能类同于XINT1CR。2.7复位操作

复位信号实际上是一个不可屏蔽的中断。当系统收到复位信号后，将复位中断向量0000h加载到程序计数器PC中。一般情况下，该处设有一条分支指令，以跳转到主程序入口上。.位1：XINT1优先级选择位。选择以哪一个优先级被请求。.342.8程序控制

程序控制即控制程序的执行顺序，通常程序是顺序执行的，但有时候程序必须转移到其他地址，并在新地址处开始顺序执行那个指令，LF240x支持调用、返回和中断。2.8.1程序地址的产生与其他微处理器类似，在程序执行过程中，DSP控制器必须能够在执行当前指令的同时自动产生下一条指令的存放地址，即访问地址（顺序或非顺序），只有这样才能保证系统的连续运转。

⑴程序计数器PC程序地址产生逻辑使用16位的程序计数器PC对内部和外部程序存储器进行寻址。当CPU执行当前指令时，PC指向将要执行的下一条指令的地址，.2.8程序控制.35

⑵堆栈LF240x系列DSP控制器中具有16位宽、8级深度的硬件堆栈。当执行子程序调用或发生中断时，程序地址产生逻辑使用堆栈来存储程序的返回地址。当子程序调用指令使CPU进入子程序或中断事件使CPU进入中断服务子程序时，PC中保存的程序返回地址被自动压入堆栈项部，该操作不需要附加的时钟周期。当子程序或中断服务子程序执行完毕时，返回指令将把返回地址从堆栈顶部弹回到程序计数器，以继续执行原来的程序。用户可以使用以下两组指令访问堆栈：PU