数字卫星电视系统发射机的设计与实现

数字卫星电视系统发射机的设计与实现

随着广播行业数字化的发展，数字广播行业的数量逐渐增多。欧洲ETSI协会制定了数字电视广播DVB系列标准。该标准不仅定义了数字电视传输标准，还制定了数据广播传输标准。这使得广播信道不仅可以传送数字电视业务，还可以提供数据广播业务，使得数字广播系统的应用得到了普及。人们在收看数字电视的同时，可以通过数据广播方式获得更多的服务，例如：随时随地获取天气预报、股市信息、家庭的水电煤气费用等；在专业领域，如石油、铁路及安全部门，也有广泛的应用前景。DVB数据广播标准，定义了7种数据广播方式，但是此协议只规定了数据广播的下三层协议，并没有规定应用层数据业务是如何封装的。在实际应用中，存在着各种类型的数据业务，包括流媒体业务、文件业务、互动信息等。对于这些应用，各公司和各厂商都定义了自己的业务传输协议。本文依据DVB-S标准，对数字广播系统的发射机进行了设计实现。1dvb-s的系统概述DVB是欧洲数字视频广播标准，其传输系统涉及卫星、有线电视、地面等所有传输媒体，对应的DVB标准为：DVB-S(卫星数字视频广播系统)标准、DVB-C(数字有线电视广播系统)标准和DVB-T(数字地面电视广播系统)标准。其中DVB-S(卫星数字视频广播标准)系统几乎被所用的卫星广播数字电视系统所采用。目前世界上许多国家都在发展数字卫星电视系统，原因在于其独特的优点：首先，数字电视通过卫星传输后，因为它采用了数字传输和误码保护技术，接收的信号质量抗噪声及其他干扰的能力较强；第二，数字卫星电视系统由于采用数字压缩技术及数字调制技术，大大节省了空间的频率资源；第三，采用大规模集成电路，使设备功耗降低、体积减小，可靠性提高并易于与计算机联网。典型的数字卫星广播传输系统，是由MPEG-2信源编码和复用、信道编码、地球站发射设备、卫星转发器、接收站前端、解调、信道译码、MPEG-2解复用和译码等组成（如图1所示）。MPEG-2信源编码和复用，是采用压缩编码技术去掉与传输信息无关的多余度，然后经过信道编码，认为加入一些冗余度使二进制的数字信息序列具有自动检错和纠错能力，以抗击传输过程中的各种干扰，提高传输的可靠性和有效性。信道编码器送出的信息序列，通过调制器变换为适合于卫星信道的信号波形，将地球站的上变频和高功率放大，再通过天线向卫星发射上行信号。卫星转发器将接收到的上行信号低噪声放大、下变频和功率放大环节，生成卫星广播的下行信号，并转发至其服务区域之内。接收站的前端，将下行信号经低噪声放大、下变频和功率放大环节生成中频信号，再经解调器变换为数字信息序列，由于在信道传输过程中，受到各种干扰，需要经过信道译码器对其中的错误进行检测和纠正，再通过信源译码及解密恢复出原始的视频、音频和数据信息。DVB-S的系统框图如图1所示。DVB-S系统的传输质量，在很大程度上依赖于所采用的信号调制方式和信道的差错控制方式。调制是为了使信号与信道的特相向匹配，差错控制是为了保证信号经有噪声和干扰的信道时，传输过程中造成的误码最少。在DVB-S系统中，主要采用MPEG-2信源编码和复用技术。根据卫星带限和非线性恒参信道特性，采用级联的卷积码和RS码FEC前向差错控制方式及QPSK调制技术。2dvb-s程序基于FPGA的DVB-S发射机组成框图如图2所示。图2中，DVB-S发射机的输入时钟，需产生CLK1,CLK2,CLK3,CLK4等4个时钟，分别为：32.768MHz,1.1796MHz,1.28MHz,10.24MHz,40.96MHz。信源产生的数据速率为1.1796MHz，数据位宽为8bit。经过加扰、RS编码后，数据速率变为CLK2=1.28MHz。再经过卷积交织，数据位宽变为1bit，数据速率变为10.24MHz。然后数据流经过卷积编码后进入QPSK调制，此时DVB-S基带数据成为正交的为I、Q两路，数据位宽为14bit，数据速率为10.24MHz。DVB-S的基带数据产生后，进入DVB-S发射机的前端。发射机前端主要由成型滤波和数字上变频二部分组成，发射机前端设备组成框图如图3所示。成型滤波器的设计采用FPGA实现，首先进行4倍过采样处理，成形滤波器为25阶平方根升余弦滤波器，成型因子设为0.4。基带数据经过成型滤波后，采用AD公司生产的专用上变频器件AD9857进行上变频，关于AD9857，这里需要注意以下几点：成型滤波器输出的数据速率是DVB＿S基带数据速率与成型滤波之前过采样倍数的乘积，经过计算，此时数据速率为40.96MHz。FPGA输出40.96MHz差分时钟作为AD9857的参考输入时钟，AD9857内部时钟倍频器设定为4倍，也就是说，此时AD9857的系统时钟为163.84MHz。按照设计要求，选择DDS频率控制字，产生上变频频率为70MHz。频率控制字选择满足以下公式：AD9857在配置完毕后，向FPGA输入一源同步时钟PD-CLK，此时钟频率等于输入AD9857符号速率（40.96MHz）的两倍，即81.92MHz。FPGA利用该时钟进行源同步，把成型滤波之后的14位宽的I、Q两路数据并串变换为一路数据，使输出的数据边沿与该时钟对齐。这里使用FPGA内部的ODDR器件，ODDR的输入时钟是由PDCLK二分频后的时钟PD-CLK-T2，时钟频率为40.96MHz。FPGA与AD9857的信号与时钟连接图如图3。图中的CLK3,CLK4在前文中已定义好，CLK3是AD9857的配置时钟，CLK4是差分的参考输入时钟。由于DVB-S基带信号是一个复信号，其频谱不像实信号那样是一个共轭对称谱，所以在发射端上变频和接收端下变频对频谱边带的选择和滤波要仔细，否则会引起错误。设基带数据在时域上的表示是I+J·Q，对基带频谱作数字上变频，就是要把基带中心频率搬移到既定的中频上，在数学上就是要乘以一个e基带复信号：I+J·Q上变频后复信号：AD9857输出的实信号：基于FPGA硬件平台，设计该DVB＿S发射系统的实验平台，FPGA选用XILINX公司的VIRTEX-4XC4VLX100系列产品。在设计该发射系统时，采用了软件无线电的思想，采用的XC4VLX100芯片为DVB-S扩展到DVB-S2预留了足够的资源。3全数字化设计中fpga的应用本文通过对DVB＿S协议进行简单分析，按协议对实现过程分解为多个模块，说明了每个模块的工作原理和工作流程