fpga设计验证技术及应用原则

FPGA设计和验证工程师的最大之一是时间和资源制约。随着机处理器、器提出了更高的要求。随着FPGA况下，其测试时间却要几天甚至几周。这样，这种方法首先消弭了采用FPGA带FPGA设计和验证工程师的最大之一是时间和资源制约。随着FPGAFPGA设计在第一次就可实施彻底成功验证提出了更艰巨的。为确保设计可以工作及能连续稳定工作，的FPGA既需要功能又需要时序仿真。FPGA当采用类似Xilinx的Virtex-5FPGAFamily等更先进FPGA传统的FPGA时序。例子之一是块RAM(BlockRam)。在FPGA器件中，随着双端口RAM(DualPortBlockRams)的引入，应留心避免同时读/写同一个区域，否由进行时序分析。一些主要担心问题是：其中某些问题的。Xilinx提出了一种性方法以gen中得到用于动态分析匹配的静态时序分析数和时序数。与-pcf开关一起运gen并指向一个有效PCF文件将确保得自Trcegen的数将互相匹配。时钟延时和最小数据延时。目前的模拟器不支持使用相同SDF文件中分别取自MINMAX，Xilinx该方法论并非是数字逻辑领域的一场，它是一种渐进的沿革。自从HDL办法将此引入时序仿真。这与在FPGA实现中，在保持层次中所取得的进展不久前，推出了一种称为KEEP_HIERARCHY的方法。该方案允许设计在经历KEEP_HIERARCHY的下一步是生成“多层次文件(MultipleHierarchical将旦成功对各个独立部分进行了验证，它们就被整合进FPGA以进行实现。RTL模拟通常就是这样做的。现在，借助与KEEP_HIERARCHY一起使用MHF(多层级文件)致，所以可容易地重复使用RTL测试基准。以组块形态形成的最终网络表确实可使用户为其RTL等价物选取不同的模真的。 们可在子模块A运行时序仿真然后使子模块B、C和D处在RTL形式。一旦式进试。采用该方法论还意味着，若在一个子模块中发现了问题，则可容易地定位该问题子模块并将它拿给该模块的设计者进行修改。若发现多个子模块文件(file)或简单刺激以切换每个信号。随着设计变得益发复杂，施加激在该领域，出现了诸如PSL、SystemC和SystemVerilog等技术。这些语言ExtendedValueChangeDumpFormat有些原则可资借鉴的。确保满足如下这些原则是明智之举。块或VHDL内的一个实体。全部IOB(输入/输出块)逻辑应在顶层。器件的任一个输入和输出应在顶其保留层次，综合工具将具有的自由以优化设计并改进性能。下图2为对在时序仿真中采用层次方法的可能好处进行量化，检查两个设计：VHDL和Verilog各一个，它们都是以中等规模XilinxFPGA为目标器件的，且采用了500微秒的ModelTechnologySE模拟器进行模拟。这些模 VHDL设计在一定程度上代表了典型的以dsp为导向的设计，这里用的是Xilinx的Virtex-4SX35FPGA。 发现它对运行时间和器容量要求有显著增加，见下表1。但，若 可相应降低运行时间24倍、减小器容量21倍。即使 看Verilog设计，它代表了某种更大更复杂数据路径方式的设计， 采用KEEP_HIERARCHY约束以支持分段时序仿真。 看到，与VHDL运行相比，真与对整个设计进行时序仿比，运行时间和模拟器分别节省了6.3和行时间和器需求仍分别缩短了3.6倍、减