EDA工具软件与设计入门课件

EDA工具软件与设计入门EDA工具软件与设计入门3.1EDA设计流程9/4/202323.1EDA设计流程8/2/20232原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、针对SRAM结构配置4、OTP器件编程

功能仿真应用FPGA/CPLD的EDA开发流程9/4/20233原理图/VHDL文本编辑综合FPGA/CPLDFPGA/CP

设计输入——将要设计的电路以开发软件要求的某种形式表达出来，并输入计算机，设计输入图形输入法：原理图、状态图和波形图文本输入法：VHDL语言，ABELHDL或Verilog-HDL3.1.1设计输入9/4/20234设计输入——将要设计的电路以开发软件要求的某种形式表1.原理图输入法

原理图由逻辑器件(符号)和连接线构成，特别适合用来描述接口和连接关系。优点：(1)类似于画图,适于未掌握HDL的设计者(2)形象直观，适用于初学或教学演示。(3)对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局。(4)接近于底层电路布局，因此，易于控制逻辑资源的耗用，节省面积。9/4/202351.原理图输入法原理图由逻辑器件(符号)和连接原理图输入法的缺点：(1)兼容性较差，不便交流和管理。(2)电路功能的易读性下降，排错困难，整体调整和结构升级困难。(3)原理图的电路结构和元件已定，留给综合器和适配器的优化选择空间有限,偏离了EDA的本质涵义。(4)必须直接面对硬件模块的选用，行为模型的建立将无从谈起，无法实现自顶向下的设计方案。9/4/20236原理图输入法的缺点：(1)兼容性较差，不便交流和管理。8/2.HDL文本输入法

这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。9/4/202372.HDL文本输入法这种方式与传统的计算机软3.1.2设计实现

设计实现主要由EDA开发工具依据设计输入文件自动生成用于器件编程、波形仿真及延时分析等所需的数据文件。此过程对开发系统来讲是核心部分，但对用户来说，几乎是自动化的，设计者无需过多做什么工作，只需根据需要，通过设置“设计实现策略”等参数来控制设计实现过程，从而使设计更优化。

9/4/202383.1.2设计实现设计实现主要由EDA开发工具依据将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。综合

综合设计输入文件

网表文件9/4/20239将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形C、ASM...程序CPU指令/数据代码：0100101000101100软件程序编译器COMPILER编译器和综合器功能比较VHDL/VERILOG.程序硬件描述语言综合器SYNTHESIZER为ASIC设计提供的电路网表文件（a）软件语言设计目标流程（b）硬件语言设计目标流程9/4/202310C、ASM...CPU指令/数据代码：软件程序编译器编译器和2.适配

适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。

逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。9/4/2023112.适配适配器也称结构综合器，它的功能是将由综合器产3.1.3设计仿真时序仿真功能仿真

就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。就是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。9/4/2023123.1.3设计仿真时序仿真功能仿真就是接近真实器件运行特3.1.4编程或配置

对CPLD的下载：编程(Program)对FPGA中的SRAM下载：配置(Configure)对OTPFPGA的下载和对FPGA的专用配置ROM的下载：编程

把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA/CPLD进行下载，以便进行硬件调试和验证(HardwareDebugging)。

9/4/2023133.1.4编程或配置对CPLD的下载：编程(Progra硬件测试

最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。9/4/202314硬件测试最后是将含有载入了设计的FPGA或C3.2CPLD和FPGA的编程与配置方法

ByteBlaster（MV）下载电缆与Altera器件的接口一般是10芯的接口，引脚对应关系和10芯连接信号如下：引脚12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJTAG模式TCKGNDTDOVCCTMS---TDIGND9/4/2023153.2CPLD和FPGA的编程与配置方法Byte3.2.1CPLD的ISP方式编程

在系统可编程（ISP）就是当系统上电并正常工作时，计算机通过系统中的CPLD拥有ISP接口直接对其进行编程，器件在编程后立即进入正常工作状态。这种CPLD编程方式的出现，改变了传统的使用专用编程器编程方法的诸多不便。

9/4/2023163.2.1CPLD的ISP方式编程在系统可编程（ISP）图3-4多CPLD的ISP连接方式

9/4/202317图3-4多CPLD的ISP连接方式8/2/2023173.2.2使用PC并行口配置FPGA

9/4/2023183.2.2使用PC并行口配置FPGA8/2/2023183.2.3用专用配置器件配置FPGA

表3-2Altera的专用配置器件

器件功能描述封装形式EPC21695680×1位，3.3/5V供电20脚PLCC、32脚TQFPEPC11046496×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440800×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1213212942×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC106465536×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC1064V65536×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFP9/4/2023193.2.3用专用配置器件配置FPGA表3-2Alte图3-6专用配置器件对FPGA的配置原理图9/4/202320图3-6专用配置器件对FPGA的配置原理图8/2/202图3-7EPC2配置FPGA的电路原理图9/4/202321图3-7EPC2配置FPGA的电路原理图8/2/202323.2.4使用单片机配置FPGA

图3-8单片机用PPS模式配置FPGA9/4/2023223.2.4使用单片机配置FPGA图3-8单片机用PPS图3-9用89C52进行配置9/4/202323图3-9用89C52进行配置8/2/2023233.3常用EDA工具软件EDA工具主要包含如下五个模块：(1)设计输入编辑器(2)仿真器(3)HDL综合器(4)适配器（或布局布线器）(5)下载器9/4/2023243.3常用EDA工具软件EDA工具主要包含如下五个模块：

EDA工具软件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum...

EDA公司：

CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、...9/4/202325EDA工具软件1、ALTERA：MAX+PLUSII、Q3.3.1MAX+plusⅡ概述MAX+plusⅡ（MultipleArrayMatrixandProgrammableLogicUserSystems）1.MAX+plusⅡ的功能可接受图形描述（电路图）或文本描述（硬件描述语言），通过编辑、编译、仿真、综合、编程下载等一系列过程，最终在硬件上实现用户所设计的电路。9/4/2023263.3.1MAX+plusⅡ概述MAX+plusⅡ（2.MAX+plusⅡ的主要特点是一个全面集成的CPLD开发系统良好的开放性界面提供与器件结构无关的开发环境支持多种平台(PC机和工作站)完全集成化丰富的设计库接受硬件描述语言模块组合式工具软件

9/4/2023272.MAX+plusⅡ的主要特点是一个全面集成的CP3.4MAX+plusII的原理图输入设计示例3.4.1一位全加器的设计输入输出CiABSCo0000000110010100110110010101011100111111表3-3全加器真值表由真值表不难得出：S=A⊕B⊕CiCo=AB+BC+CA全加器是考虑低位进位并能实现两个一位二进制数加法运算的电路，它的输出是本位和和进位9/4/2023283.4MAX+plusII的原理图输入设计示例3.41.为本项工程设计建立文件夹方法步骤：每个设计都是一项工程（Project）,都必须建立一个文件夹，用来放置与此工程相关的所有文件，此文件夹被默认为工作库（WorkLibrary）（假设本项设计的文件夹取名为example，路径为E\example）通常要将不同的设计项目放在不同的文件夹中。注意：文件夹名不能用中文，且不可含有空格。9/4/2023291.为本项工程设计建立文件夹方法步骤：每个设计都是一项工1）打开原理图编辑窗选原理图编辑器2.输入设计项目原理图并存盘9/4/2023301）打开原理图编辑窗选原理图2.输入设计项目原理图并存盘82）存盘该文件夹一定要处于打开状态由此选择路径的盘符9/4/2023312）存盘该文件夹一定要处于打开状态由此选择路径的盘符8/2/由此选择输入元件路径基本逻辑元件库中的元件由此输入元件名称参数可设置兆功能元件库当前工作库基本逻辑元件库如门、触发器等3)调用元件宏功能元件库9/4/202332由此选择输入元件路径基本逻辑元件库中的元件由此输入元件名称参完成全加器原理图9/4/202333完成全加器原理图8/2/2023333.将设计项目设置成工程文件(PROJECT)9/4/2023343.将设计项目设置成工程文件(PROJECT)8/2/20将当前设计文件设定为工程文件注意，此路径的指示文件始终指向当前的工程文件！9/4/202335将当前设计文件设定为工程文件注意，此路径的指示文件8/2/24.选择目标器件并编译将该选项的“√”消去，以便显示出所有速度级别的器件9/4/2023364.选择目标器件并编译将该选项的“√”消去，以便显示出所有开始编译/综合工程文件---全加器消掉此设置9/4/202337开始编译/综合工程文件---全加器消掉此设置8/2/2023按“START”开始编译！9/4/202338按“START”开始编译！8/2/2023385.时序仿真1)建立波形测试文件

2)输入信号节点

9/4/2023395.时序仿真1)建立波形测试文件2)输入信号节点8选择需要观察的信号节点9/4/202340选择需要观察的信号节点8/2/2023403)设置仿真参数取消SnaptoGrid前面的“√”9/4/2023413)设置仿真参数取消SnaptoGrid前面的“√”4)设定仿真时间9/4/2023424)设定仿真时间8/2/2023425)设置输入信号波形基准线与鼠标间的时间间隔，可用于定性测试波形间的延时将此段拖黑，再按左侧的赋值“1”按钮，可将此段置为高电平依次为:赋值“0”赋值“1”赋不定值“X”赋高阻值“Z”赋值取反时钟周期赋值总线顺序赋值总线赋值FSM状态赋值放大缩小图3-22为设计项目的输入信号添加适当波形9/4