哈工大2023年数电期末试题+答案

12进集

分)填空和选择〔1分〕此题得分制为一千的计数器至少应使用 个触发器实现。电极开路门使用时应留意在输出端接 。此题得分〔3〕32选1数据选择器有 个选择变量。函数式Y=AB+BCD，写出其对偶式Y”= 。一样供电电源的CMOS门电路与TTL门电路相比， 门的噪声容限更大； 门的静态功耗更低。模数转换时要求能区分ADC输入满量程0.1%的变化则至少需要使用 位的ADC。假设信号频率为20kHz，则要求该ADC采样频率至少为 kHz。由与非门构成的根本RS触发器，其约束条件是 。以下器件的信号肯定不能和其他输出信号接在一起的是 。RAM的数据信号；ROM的数据信号；4LS138的输出信号。以下说法正确的选项是 。输入悬空时，TTL门电路的输入端相当于接低电平；输入悬空时，CMOS门电路的输入端相当于接低电平；输入悬空时，CMOS门电路的输入端相当于接高电平；实际应用中，门电路的输入端应尽量避开悬空。用万用表测量一个标准TTL门电路的输出信号，觉察其值为1.5，可能的状况有〔多项选择： 。输出端处于高阻态；两输出信号短接；输出为脉冲信号；驱动门过载。一、〔1〕12〕〔3〕〔A+B)B+C+D〔5CMOCMO〔〕10位，40kH〔7〕R+S=〔〕〕d10bc二、(8分)简答题。F1F2F1F2的最简与或式。F1〔A,B,C,=ABD+A+AB+ABC =F〔A,B,C,D〕=2

d(8,9,10)12G1G2TTL门电路，并假设传输门导通电阻可无视，分别填写C1

C不同2电平下电压表V1和V2电压值TTL门电路输出高电平3.6，输出低电平0.3：C1为高电平，C2为低电寻常，V1= V，V2= C1为低电平，C2为高电寻常，V1= V，V2= 6/8C1TGGC1TGG1G2V1C2V22二、 〔1〕F1= AB+AB+AD或BD+AC

或BC

F =ABCD+ABD+BC2AB\CD00011110001101111111111011111AB\CD000111101AB\CD0001111000110101001011001110XX1X1122C为高电平，CC为低电平，C1122

为低电寻常，V为高电寻常，V

= 1.4 V，V2= 3.6 V，V2

= 1.4 V；= 1.4 1三、(8分)设计一个故障显示电路。要求为：1当只有电机A发生故障时，故障指示灯F4Hz的频率闪耀；当只有电机B发生故障时，故障指示F2Hz的频率闪耀；当电机A、B同时发生故障时，故障指示灯F常亮；当电机A、B均无故障时，故障指示灯F灭。时钟信号为8H；用变量A、B”表示电机发生故障；用变量F”表示灯亮。试求：38Hz2个D4Hz2Hz的时钟信号；3中将上述故障显示电路设计实现。FF10MUXEND0 1 2 3DDDclk时钟电路clk时钟电路〔8Hz〕1DC11DC13三、FFAB10MUXEND0D1D2D3014Hz2Hz时钟电路clk〔8Hz〕1DC11DC1〔8〕简答题12进制计数器，更正以下verilog程序的错误。moduleCnt0(clk,rst,Q);inputclk,rst;output[2:0]Q;reg[2:0]Q;always@(posedgeclk)beginif(!rst)Q=0;elseQ=Q+1”b1;if(Q>=12)Q=0;endendmodule依据以下程序画出完整的状态转换图〔要求依据Q[2]、Q[1]、Q[0]的挨次表示输出状态〕moduleCnt1(clk,rst,Q);inputclk,rst;output[2:0]Q;reg[2:0]Q;always@(posedgeclk)if(!rst)Q<=3”b000;elsebeginQ[0]<=~Q[0];Q[1]<=Q[0]^Q[1];Q[2]<=Q[0]^Q[1];endendmodule四、〔1〕增加异步清零功能，改成always@(posedgeclkornegedgerst)Q改成output[3:0]Q;reg[3:0]Q;340134017625五、(8分)1674LS1615所示。〔1〕D、DA、A、A、A的最小项表示〔AAAA

的挨次确定最小项编号；2 Q0 3 3 2 1 0 3212 QQQQD〔〕画出 、、、QQQDC B

A完整的状态转换图；〔3〕在正常计数循环内，D1、D2寻常输出低电平，当计数器输出为最小值时，D1输出高电平；12当计数到达最大值时，D2输出高电平，为实现该功能，请直接在图上画出D、D的阵列。121ETQ

A3A2A0DQ Q QDC B A

地址译码器D3D2

m0m15EP 74LS161 RCOCP CPD C B ACRLD15五、D0=

m0m23,m4,m5,m6,m7,m8,m9,m10,m11,m12,m14)= 1315)D3=m03,m4,m5,m6,m7,m8,m9,m10,m11,m12,m13,m14,m15= 1m2)状态转换图： D1和D2阵列如图：D3D3D2DD0101421421501345613121110987m15〔8分〕2-874LS935556(a)所示：写出虚线框内电路的名称；I 〔2〕CP时钟信号频率为20kHz，假设计数器初态为0，在图6(b)中画出u、u 的波形I VVCC2kQDQR4CQBQA8555CPCPCPAuoB74LS93R0(1) R0(2)uI762351CC56(a)12123456789101112131415uIuO6(b)六、单稳触发器tw=1.1RC=0.22msCPCP123456789101112131415uIuO〔10分〕由触发器、74LS138DAC7所示。写出图7(a)中各触发器的状态方程；Q2Q1Q0的挨次画出完整的状态转换图，指出其计数进制和计数方向；7(b)中，当DAC110mV，试画出计数器一个计数循环内D/A转换器的输出电压波形，必需标注电压值。1JC11KQQ01JC11KQQ1QQ1JC11KQQ2Q7(a)YBIN/OCTYYQ0 B0 YYQ1 B1 1YQ2 B2 2Y3

D/A转换器D0D1D2D43 U Y4E“1”E3E1E2

Y4 D o5Y5 D56Y6 D67Y7 D77(b)1212345678七、Qn+1=Qn07075614321

nQn0 1Qn+1=Q

nQnQ

n+QnQ

n=Q

nQ

nQnQn2 0 1 2 1 2 0 2 1 2四进制减计数。DAC255*10mV=2.55VQ=0时，uo=2.55-0.01=2.54VQ=7时，uo=2.55-1.28=1.27VQ=6时，uo=2.55-0.64=1.91VQ=5时，uo=2.55-0.32=2.23V

CP1CP123456782.55V2.23V1.91V〔8分〕8(a)所示。该计数器的计数循环中并不包含全部的8个输出状态，假设上电后计数器的初始状态位于计数循环之外，该计数器能够实现自启动。该计数器在某3次不同的上电启动过程〔用A、B、C标记〕Q2输出如下序列：A〕000111001110011100111001110011……B〕010011100111001110011100111001……C〕101110011100111001110011100111……请指出该计数器的进制数是多少；在表A、B、C中将上述三次上电启动过程最初10个周期的计数器状态转换表补充完整；Q2Q1Q0的完整状态转换图；在图8(b)所示的电路的根底上，用必要的规律门实现图8(a)中的反响规律电路，使计数器〔留意不能转变其移位存放器型计数器的属性，即不能改动图8(b)中的已有连接〕反响规律电路1D反响规律电路1DC1Q01DC1Q11DC1Q2CLK

表C过程C表C过程C状态转换表B过程B状态转换表A过程A状态转换表态序Q0Q1Q2态序Q0Q1Q2态序Q0Q1Q20000011011102020213130314141415151506061607070718180819191911DC11DC1Q0Q1DC111DC1Q2CLK8(b)表C过程表C过程C状态转换表B过程B状态转