EDA实验报告4位全加器

PAGE6-实验课程名称：EDA技术与应用4位全加器实验成绩实验者专业班级组别同组者实验日期一、实验目的1．进一步加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。2．熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。二、实验内容实验内容1：按照书本4.5.1节完成半加器和1位全加器的设计，包括用原理图输入，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。实验内容2：建立一个更高层次的原理图，利用以上获得的1位全加器构成4位全加器，并完成编译，综合，适配，仿真和硬件测试。三、实验仪器1.计算器及操作系统2.QuartusII软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。1、半加器描述根据半加器真值表可以画出半加器的电路图。absoCo0000011010101101表1半加器h_adder真值表图1半加器h_adder电路图2、1位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。图21位全加器电路图3、4位全加器设计描述4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。其中，其中cin表示输入进位位，cout表示输出进位位，输入A和B分别表示加数和被加数。S为输出和，其功能可用布尔代数式表示为：S=A+B+Ci首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。将4个1位全加器级联构成四位全加器。五、实验步骤1、为本项工程设计建立文件夹：文件夹取名为adder，路径为d:\adder。2、建立原理图文件工程和仿真原理图编辑输入流程如下：打开原理图编辑窗。打开QuartusⅡ，选菜单File→new，选择原理图文件编辑输入项BlockDiagram/SchematicFile，按OK键。建立一个初始化原理图。在编辑窗口点击右键，在弹出菜单中选择输入元件项Insert→Symbol,将元件调入原理图编辑窗口中原理图文件存盘。选择菜单File→SaveAs,将此原理图存于刚才建立的目录d:\adder中，取名为h_adder.bdf。建立原理图文件为顶层设计工程。然后将此文件h_adder.bdf设定为工程。绘制半加器原理图。将元件放入原理图编辑窗口，按图1接好电路。仿真测试半加器。全程编译后，打开波形编辑器。选择File→new命令，在New窗口中选择VectorWaveformFile选项。设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。3、将设计项目（一位半加器）设置成可调用的元件为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成课调用的底层元件。在半加器原理图文件处于打开的情况下，选择菜单File→Create/Update→CreateSymbolFilesforCurrentFile，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。图3半加器示意图4、设计全加器顶层文件为了建立全加器顶层文件，必须再打开一个原理图编辑窗口，方法同前。选择菜单File→new→BlockDiagram/SchematicFile，将其设置成新的工程，命名为f_adder.bdf。在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件h_adder和若干元器件，按图2连接好一位全加器电路图。仿真测试全加器。全程编译后，打开波形编辑器。选择File→new命令，在New窗口中选择VectorWaveformFile选项。设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。5、将设计项目（一位全加器）设置成可调用的元件为了构成4位全加器的顶层设计，必须将以上设计的全加器f_adder.bdf设置成课调用的底层元件。在全加器原理图文件处于打开的情况下，选择菜单File→Create/Update→CreateSymbolFilesforCurrentFile，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。图4一位全加器示意图6、四位全加器设计1.四位全加器原理图如图5所示。图5四位全加器电路图六、实验结果与分析1.半加器仿真波形图6半加器仿真波形分析可得，通过二输入与门，非门，或门，输出的so为两者之和，c0为进位。仿真结果与半加器真值表表1相同，半加器设计成功。2.一位全加器的仿真波形图图7一位全加器的RTL图图8一位全加器