千兆以太网芯片88E1111RGMII模式的驱动

〜〜千兆以太网芯片88EH11RGMII模式的驱动88E1111可工作在10Mb/s,100Mb/s,1000Mb/s下，由于DE2-115开发板在设计的时候只采用了4位数据端口，因此只能采用MII模式（100Mb/s）,或者RGMII模式（1000Mb/s）,看了官方的DATASHEET后，几乎得到什么，于是就想到了一个办法，就是将官方所给的关于RGMII的例程下到开发板上，然后将88E1111的配置寄存器里面的数据用NIOSII读出来，这样就获得了正确的配置数据，然后就将配置数据用NIOSII配置给芯片，然后就遇到了很奇怪的事情：当我把配置的那几行代码都注释掉以后居然88E1111还可以继续正常运行，后来发现，只要给芯片的硬复位引脚Reset_n一个较长的复位即可，大概10~20ms就可以了。具体如何将芯片通过CONFIG引脚配置成RGMII模式，可以参考DE2-115的原理图。下面就谈谈如何利用时钟的上升和下降沿收发数据。以下两个图是连接图和时序图。GTX_CLK(TXC)attransmitterTXD[fi:5][3:0]TXD[7：4]p：0]TX_EN{TX_CTL)GTX_CLK{TX@atreceiverRX_CLK{RXC)attransmitterRXD[B:5J[3:0]RXD[7:4][3:0]RX_DV(RX_CTL)RX_CLK{RXCJ3treceiver先谈输出端Tx：Tx端有三个信号，Txd_RGM,Tx_ctrl,Tx_clk,其中Tx_clk是由FPGA提供的125MHz的时钟，Tx_RGM是发送的数据，Tx_ctrl在Tx_clk时钟上升沿发送的是Tx_en，在下降沿发送的是Tx_en和Tx_er的异或值。Rx端也有三个信号：Rxd_RGM，Rx_ctrl，Rx_clk，其中Rx_clk是由88EHH提供的125MHz的时钟，Rx_RGM表示接收到的数据，Rx_ctrl在Rx_clk的上升沿收到的是Rx_en，在下降沿收到的是Rx_en和Rx_er的异或值。由于一个always模块中不能同时使用时钟的上升和下降沿，可以调用DDIO模块，当然，也可以不用，下图就是不采用DDIO的一个示意图，这个是用来设计皿SDRAM的，可以借鉴modulergmii_io(inputTx_clk,inputRx_clk,outputTx_clk_RGM,input[7:0]Txd,output[3:0]Txd_RGM,inputTx_en,inputTx_er,outputTx_ctrl,input[3:0]Rxd_RGM,outputreg[7:0]Rxd,inputRx_ctrl,outputregRx_dv,outputregRx_er)；assignTx_clk_RGM=~Tx_clk;//******************************************************************************//Txcontrol//******************************************************************************wireTx_err;reg[3:0]Txd_low,Txd_high;regTx_en_d1,Tx_err_d1;assignTx_err=Tx_enFx_er;assignTxd_RGM=Tx_clk?Txd_low:Txd_high;assignTx_ctrl=Tx_clk?Tx_en_d1:Tx_err_d1;always@(posedgeTx_clk)beginTxd_low<=Txd[3:0];Txd_high<=Txd[7:4];Tx_en_d1<=Tx_en;Tx_err_d1<=Tx_err;end//******************************************************************************//Rxcontrol//******************************************************************************wireRx_er_d1;reg[3:0]Rxd_low,Rxd_high;regRxdvd1,Rxerrd1,Rxdvd2,Rxerd2;reg[7:0]Rxd_d1;assignRx_er_d1=Rx_dv_d「Rx_err_d1;wireRx_clk_n;assignRx_clk_n=~Rx_clk;always@(posedgeRx_clk_n)beginRxd_low〈=Rxd_RGM;Rx_dv_d1〈=Rx_ctrl;endalways@(posedgeRx_clk)beginRxd_high<=Rxd_RGM;Rx_err_d1<=Rx_ctrl;endalways@(posedgeRx_clk_n)beginRxd_d1〈={Rxd_high,Rxd_low