第09章 逻辑门电路和组合门电路

第9章

逻辑门电路和组合门电路

9.1数制及编码数字电路中处理的信息一般是二进制的数字信号(0和l)，这种信息可以看作二元信息，在电路中可以用开关的断开、闭合，元件(二极管、三极管)的导通、截止等来表示。在数字电路中常用电路输出的低电平、高电平来表示0、1。由于数字电路只需要区分0、1两种逻辑状态，因此，数字电路结构简单，工作可靠性高，便于集成。9.1.1.1数制1.十进制数十进制数是人们在日常生活中最熟悉的一种数制，它有0、l、2、3、4、5、6、7、8、9十个数码构成，用于数制中表示数量特征的数称为基数。十进制的数基数为10，超过9要向高位进位，是“逢十进一”或“借一当十”，故称为十进制。9.1.1数制9.1.1数制对十进制的数，每一位数码根据它在数中的位置不同，代表不同的值，n位十进制数中，第i位所表示的数值就是处在第i位的数字乘上(基数的i次幂)。常把基数的i次幂叫做第i位的位权。例如，十进制正整数2567中第3位第2位第1位第0位2567千位百位十位个位9.1.1数制第0位的位权就是100，第1位的位权就是101，第2位的位权是102，第3位的位权是103。则2567=2×103＋5×102+6×101＋7×100又如5230.45=5×103＋2×102＋3×101+0×100+4×10-1＋5×10-2由此可以得出十进制数的一般表达式。如果一个十进制数包含n位整数和m位小数，则(N)10=an-1×10n-1+an-2×10n-2+…+a1×101+a0×100+a-1×10-1+a-2×10-2+…+a-m×10-m=∑ai×10i(9-1)9.1.1数制式中的下标10表示N是十进制数，下标也可以用字母D来代替。如(75)10=(75)D十进制数要用电路来实现非常困难，通常在数字电路中一般不直接采用十进制数。2.二进制数二进制数只有0、l两个数码，基数为2，计数规则是“逢二进一”或“借一当二”。其位权为2的整数幂，按权展开式的规律与十进制相同，如(1011)2=1×23＋0×22+1×21＋1×20又如(1001.01)2=1×23＋0×22+0×21＋1×20+0×2-1+1×2-29.1.1数制其位权展开式为(N)10=∑ai×2i式中的下标2表示N是二进制数，下标也可以用字母B来代替，如(11001)2=(11001)B由于二进制数只有0和1两个数码，便于电路实现，且二进制的基本运算操作方便，因此在数字系统中被广泛使用。9.1.1数制3.八进制数和十六进制数由于二进制数在使用时，位数很多，不便于书写和记忆，在数字系统中常采用八进制和十六进制来表示二进制数。(1)八进制数有0、l、2、3、4、5、6、7八个数码，基数为8，各位的位权是8的整数幂，其计数规则是“逢八进一”或“借一当八”，按权展开式为(N)8=∑ai×8i式中的下标8表示N是八进制数，下标也可以用字母O来代替，如(1536)8=(1536)O=1×83＋5×82+3×81＋6×809.1.1数制(2)十六进制数有0、l、2、3、4、5、6、7、8、9、A、B、C、D、E、F十六个数码，符号A～F分别代表十进制的10～15，基数为16。其计数规则是“逢十六进一”或“借一当十六”，按权展开式为(N)16=∑ai×16i式中的下标16表示N是十六进制数，下标也可以用字母H来代替。如(39FA)16=(39FA)H=3×163＋9×162+F×161＋A×1609.1.1数制9.1.1.2几种数制之间的相互转换1.非十进制数转换为十进制数所谓非十进制数转换为十进制数，就是把非十进制数转换为等值的十进制数。只需将非十进制数按权展开，然后相加，就可以得出结果。【例9.1】(11011.01)2=()10解：(11011.01)2=1×24+1×23＋0×22+1×21＋1×20+0×2-1+1×2-2

=24＋23＋2＋20＋2-2

=(27.25)109.1.1数制【例9.2】(5A7)16=()10解：(5A7)16=5×162+A×161＋7×160=5×256+160+7=(1447)10【例9.3】(126)8=()10解：(126)8=1×82+2×81＋6×80=64+16+6=(86)109.1.1数制2.十进制数转换为非十进制数把十进制数转换为非十进制数，需要把十进制的整数部分和小数部分分别进行转换，然后再将整数部分和小数部分的转换结果合并起来。(1)整数部分的转换.十进制数的整数部分转换为非十进制数可以采用“连除法”，用欲转换的非十进制数的基数连续除该数，直到除得的商为0为止，每次除法所得余数作为非十进制数转换的结果的系数，并取最后一位余数为最高位，依次按从下往上顺序排列。9.1.1数制【例9.4】(38)10=()2=()8=()16解：………余数0-a0………余数1-a1………余数1-a2

………余数0-a3………余数0-a4………余数1-a50读写顺序a5

a4

a3

a2

a1

a0100110所以(38)10=(100110)29.1.1数制同理………余数6………余数6………余数4………余数200读写顺序4626所以(38)10=(46)8=(26)16由于八进制数和十六进制数与二进制数之间的转换关系非常简单，可以利用二进制数直接转换为八进制数和十六进制数。9.1.1数制二进制数转换成八进制数，只需要把二进制数从低位到高位，每3位分成一组，高位不足3位时补0，写出相应的八进制数，就可以得到与二进制数对应的八进制转换值。反之，将八进制数中每一位都写成相应的3位二进制数，所得到的就是与八进制对应的二进制转换值。如(81)10=(1010001)2=(00l010001)=(121)8

121(27)8=(27)8=(10111)2

010

1119.1.1数制同理，二进制数转换成十六进制数，只需要把二进制数从低位到高位，每4位分成一组，高位不足4位时补0，写出相应的十六进制数，所得到的就是与二进制数对应的十六进制转换值。反之，将十六进制数中的每一位都写成相应的4位二进制数，便可得到十六进制数对应的二进制转换值。如(375)10=(11011011)2=(11011011)2=(DB)16

DB(7A)16=(7A)16=(1111100)2

011111009.1.1数制(2)小数部分的转换。十进制小数转换成二进制小数可以采用“乘二取整法”，即用2去乘欲转换的十进制小数，取其整数部分作为转换结果的系数，直到纯小数部分为0或到一定精度为止。每次乘法得到的整数作为转换结果的系数，最先得到的整数作为高位，后得到的整数作为低位，按从上往下的顺序依次排列。9.1.1数制【例9.5】将(0.6825)10转换为二进制数。解：

0.6825×21.3650………l－a-l×20.7300………0－a-2×21.4600………1－a-3×20.9200………0－a-4×21.8400………1－a-5×21.6800………1－a-69.1.1数制读写顺序

a-la-2a-3a-4a-5a-6101011所以(0.6825)10=(0.101011)2如果精度不够，还可继续求a-7或a-8。如果要求转换为八进制数和十六进制数，可采用“乘八取整法”和“乘十六取整法”进行。具体计算过程参照例9.5，这里不再赘述。亦可利用八进制数和十六进制数与二进制数的对应关系进行。将二进制小数转换为八进制(或十六进制)小数时，从小数点开始，从左往右每3位(或4位)一组，不足位补0，再对应写成八进制(或十六进制)。如9.1.1数制(0.6825)10=(0.101011)2=(0.101011)2=(0.53)8

53=(0.10101100)2=(0.AC)16

AC

9.1.1数制【例9.6】(38.6825)10=()2=()8=()16解：按整数和小数部分分别进行转换，然后再合并。(38.6825)10=(100110.101011)2=(46.53)8=(26.AC)16数字电路中的信息分为两种，一种是数值信息，另一种是文字、符号信息。码制是指用二进制数表示数字或字符的编码方法。由于十进制数码(0~9)是不能在数字电路中运行的，所以需要转换为二进制数。常用4位二进制数进行编码来表示1位十进制数。这种用二进制代码表示十进制数字的方法称为二—十进制编码，简称BCD码。9.1.2编码9.1.2编码由于4位二进制代码可以有16种不同的组合形式，用来表示0~9十个数字，只用到其中10种组合，因而编码的方式很多，其中一些比较常用，如8421BCD码、5421码、2421码和余三码等，几种常用的BCD编码见表9-1。9.1.2编码BCD码十进制数码8421码5421码2421码余3码(无权码)格雷码(无权码)012345678900000000000000110000000100010001010000010010001000100101001100110011001101100010010001000100011101100101100010111000011101101001110010010101011110101101101001001000101111101011110010011100111111001000表9-1几种常用的BCD码9.1.2编码9.1.2.18421BCD码这种编码每一位的权是固定的，属于有权码，它和二进制数各位的权一样，从高到低，依次为8、4、2、l。用8421BCD码表示十进制数时，要注意十进制数的每位数字是用4位二进制数表示，例如，(768)10=(011101101000)BCD。9.1.2编码9.1.2.25421码和2421码这两种编码也是有权码，由高到低，其权值依次为5、4、2、1和2、4、2、l。在2421码中，0和9，1和8，2和7，3和6，4和5，两两之间互为反码，将其中一个数的各位代码取反，便可以得到另一个数的代码。9.1.2.3余3码这种代码所组成的4位二进制数恰好比它表示的十进制数多3，所以称为余3码。它是无权码，余3码中，0和9，1和8，2和7，3和6，4和5也互为反码。9.1.2编码9.1.2.4格雷码又称反射循环码。这种编码是以反射方式形成的，它是无权码。反射码的特点是任何两个相邻数的代码只有一位不同。

9.2逻辑代数及应用9.2.1逻辑代数及基本运算9.2.1.1基本逻辑关系事物之间的因果关系称为逻辑关系，最基本的逻辑关系有3种，与逻辑、或逻辑和非逻辑。任何一个复杂的逻辑关系都可以用这3个逻辑关系表示出来。1.与逻辑所谓与逻辑，是指所有事物间这样一种因果关系，如果决定某种事件结果的诸条件都具备，结果才发生，而只要其中一个条件不具备，结果就不发生，这种逻辑关系称为与逻辑关系。9.2.1逻辑代数及基本运算比如两个串联的开关控制一盏灯，两个开关的闭合是条件，灯亮是结果。只有两个开关都闭合电灯才会亮，只要有一个开关未闭合，电灯就不会亮。这种关系即为与逻辑关系。如图9-1所示是与逻辑关系的示意图。与逻辑关系的功能表见表9-2。图9-1与逻辑关系9.2.1逻辑代数及基本运算ABF断断断合合断合合灭灭灭亮表9-2与逻辑关系功能表9.2.1逻辑代数及基本运算若以A、B为“0”表示开关断开，为“1”表示开关闭合。F为“0”表示灯灭，为“1”表示灯亮。则可以列出以0或1表示的开关状态(输入量)与结果状态(输出量)之间的与逻辑关系表，见表9-3。ABF000110110001表9-3与逻辑关系真值表9.2.1逻辑代数及基本运算这种以0和1表示输入、输出状态关系的表称为逻辑状态表，亦称真值表。由表9-3可以得出与逻辑关系为：有0出0，全1出1。输入变量A、B的取值和输出变量F的取值之间的关系满足逻辑乘的运算规律，因此可用下式表示

F=A·B逻辑乘又称与运算，实现与运算的电路称为与门，其逻辑符号如图9-2所示。图9-2与逻辑符号9.2.1逻辑代数及基本运算9.2.1逻辑代数及基本运算2.或逻辑在A、B等多个条件中，只要具备一个条件，事件就会发生；只有所有诸条件均不具备时，事件才不会发生，这种因果关系为或逻辑关系。如两个并联的开关共同控制一盏灯，只要其中一个开关闭合，灯就会亮，只有两个开关都断开，灯才不亮，如图9-3所示为或逻辑关系的示意图。图9-3或逻辑关系9.2.1逻辑代数及基本运算按照同与逻辑相同的方法列出或逻辑真值表，见表9-4。由表9-4可知或逻辑功能为有1出1，全0出0。或逻辑关系可用下式表示实现或逻辑运算的电路称为或门，符号如图9-4所示图9-4或逻辑符号9.2.1逻辑代数及基本运算ABF000110110111表9-4或逻辑关系真值表9.2.1逻辑代数及基本运算3.非逻辑决定事件结果F的条件满足的条件只一个即A，A存在，事件F却不发生；A不存在，事件F发生。如用一个开关和电灯并联，用开关控制灯的亮灭便是这种因果关系。即闭合开关，灯不亮；断开开关灯亮，这里反映的是一种非逻辑关系，如图9-5所示是非逻辑关系示意图。图9-5非逻辑关系9.2.1逻辑代数及基本运算若以1和0表示开关闭合、断开及电灯亮、灭，则可列出非逻辑关系真值表见表9-5。由非逻辑真值表可得出非逻辑关系为：有1出0，有0出1。非逻辑关系可用下式来表示AF0110表9-5非逻辑关系真值表9.2.1逻辑代数及基本运算实现非逻辑运算的电路称为非门，符号如图9-6所示。图9-6非逻辑符号9.2.1逻辑代数及基本运算9.2.1.2逻辑代数的基本运算逻辑代数中的公理和基本定理是逻辑运算及将要介绍的逻辑函数化简的基本依据，下面做一一介绍。1.逻辑乘(与运算)逻辑与运算可表示为其中A、B表示输入变量，F表示输出变量。逻辑表达式中右边的变量为输入变量，左边的变量为输出变量，在以后的表达式中不再说明。9.2.1逻辑代数及基本运算其中A、B表示输入变量，F表示输出变量。逻辑表达式中右边的变量为输入变量，左边的变量为输出变量，在以后的表达式中不再说明。逻辑与运算的运算规则是9.2.1逻辑代数及基本运算2.

逻辑加(或运算)逻辑或运算可表示为F=A+B逻辑或运算的运算规则是A+1=1A+A=AA+0=A9.2.1逻辑代数及基本运算3.逻辑非(非逻辑)逻辑非运算可表示为逻辑非运算的运算规则是

9.2.1逻辑代数及基本运算4.复合逻辑运算逻辑代数中，除基本的逻辑运算外，还有一些常用的复合逻辑运算。(1)与非运算。与非运算表达式为与非运算是先“与”后“非”，可用与非门电路实现。它的逻辑符号和真值表如图9-7和表9-6所示。9.2.1逻辑代数及基本运算图9-7与非门逻辑符号A

B

F001011101110表9-6真值表9.2.1逻辑代数及基本运算(2)或非运算。或非运算表达式为或非运算是先“或”后“非”，可用或非门电路实现。它的逻辑符号和真值表如图9-8和表9-7所示。图9-8或非门逻辑符号9.2.1逻辑代数及基本运算ABF001010100110表9-7真值表9.2.1逻辑代数及基本运算(3)与或非运算。与或非运算表达式为与或非运算是一种复合运算，按顺序先“与”后“或”，再“非”，它的逻辑符号和真值表如图9-9和表9-8所示。图9-9与或非门逻辑符号9.2.1逻辑代数及基本运算A

B

C

D

FA

B

C

D

F00001000110010100110010010101101101011101000110011101011011011000110101110011110表9-8真值表9.2.1逻辑代数及基本运算(4)异或运算。异或运算表达式为异或运算的规则是两个变量输入不同时，输出为1，两个变量输入相同时，输出为0。异或运算可以用异或门实现，它的逻辑符号和真值表如图9-10和表9-9所示。图9-10异或门逻辑符号9.2.1逻辑代数及基本运算AB

F000011101110表9-9真值表9.2.1逻辑代数及基本运算(5)同或门运算。同或运算表达式为F=A⊙B同或运算的规则是两个变量输入不同时，输出为0，两个变量输入相同时，输出为1。同或运算可以用同或门实现，它的逻辑符号和真值表如图9-11和表9-10所示。图9-11同或门逻辑符号9.2.1逻辑代数及基本运算事实上，将异或运算取反即可得到同或运算。A

B

F001010100111表9-10真值表9.2.1逻辑代数及基本运算9.2.1.3逻辑函数和真值表1.逻辑函数用来表示逻辑输入变量和逻辑输出变量之间某种固定关系的表达式，称为逻辑函数。在前面的叙述中，给出的逻辑表达式也是逻辑函数。逻辑函数中，逻辑输入变量的任一确定值，逻辑输出变量都有唯一确定的值与之对应。9.2.1逻辑代数及基本运算2.真值表对于某一逻辑函数，将逻辑函数输入变量所有可能的取值组合和逻辑输出变量的对应结果用表格的形式列写出来，这种表格叫真值表。任何逻辑函数的真值表都具有唯一性。当两个逻辑函数具有相同的逻辑变量时，尽管表达式各不相同，只要真值表相同，就可以证明两逻辑函数相等。逻辑代数运算中，可运用一些定律，现将有关定律总结如下。9.2.2.1逻辑运算规则(1)逻辑与(

)运算。9.2.2逻辑代数的运算法则9.2.2逻辑代数的运算法则(2)逻辑或(F=A+B)运算。0+0=00+1=11+0=11+1=1(3)逻辑非()运算。9.2.2逻辑代数的运算法则9.2.2.2逻辑运算公式与法则1.基本公式(1)与运算。公式1A·1=A公式2A·0=0公式3A·A=A公式49.2.2逻辑代数的运算法则(2)或运算。公式5A+1=1公式6A+0=A公式7A+A=A公式8(3)非运算。公式9 9.2.2逻辑代数的运算法则2.代数定理(1)交换律。公式10A·B=B·A公式11A+B=B+A(2)结合律。公式12(A·B)·C

=A·(B·C)公式13(A+B)+C

=A+(B+C)9.2.2逻辑代数的运算法则(3)分配律。公式14

A·(B+C)=A·B+A·C公式15

A+BC

=(A+B)·(A+C)3.摩根定理公式16公式179.2.2逻辑代数的运算法则4.若干常用公式公式18公式19公式20公式21公式22

9.2.2逻辑代数的运算法则9.2.2.3逻辑函数的化简通常见到的许多逻辑函数式或由真值表写出的逻辑函数式往往比较繁杂，直接按这些逻辑函数式去设计电路既复杂又不经济。实际应用中是通过化简的手段，得到逻辑函数的最简表达式，按这种最简表达式去设计电路，可以达到用最少的电子器件构建电路，既降低成本又能提高效率和可靠性。化简逻辑函数的方法有两种，即公式化简法和卡诺图化简法。9.2.2逻辑代数的运算法则1.逻辑函数的公式化简法利用逻辑函数的基本公式，对逻辑函数进行化简，得到逻辑函数的最简表达式的方法，就是逻辑函数的公式化简法。逻辑函数式的公式化简法，也称代数法。公式化简的实质是应用逻辑函数的基本公式不断地消去多余的乘积项和乘积项里多余的变量，以求得逻辑函数的最简表达式。这里仅通过一些具体的实例，介绍逻辑函数公式化简常采用的几种方法，这些方法有并项法、消项法、消因子法、吸收法及配项法等。9.2.2逻辑代数的运算法则(1)并项法。【例9.7】化简解：(2)吸收法。【例9.8】化简解：9.2.2逻辑代数的运算法则(3)消项法。【例9.9】化简解：9.2.2逻辑代数的运算法则(4)消因子法。【例9.10】化简解：9.2.2逻辑代数的运算法则(5)配项法。【例9.11】化简解：9.2.2逻辑代数的运算法则2.逻辑函数的卡诺图法化简用卡诺图化简逻辑函数是将逻辑函数变量的最小项按一定规则排列出来，构成正方形或矩形的方格图，即为卡诺图。然后按一定的规则对所有最小项进行合并处理，从而得到最简逻辑式的方法，称为卡诺图化简法。卡诺图化简法步骤确定，对最小项合并处理规则明确，容易掌握，能比较方便地获得逻辑函数的最简与或式，是逻辑设计的有力工具，常用于4个以下变量的逻辑函数式的化简。(1)逻辑函数的最小项与卡诺图。9.2.2逻辑代数的运算法则①逻辑函数的最小项的定义。在n个变量的逻辑函数中，如乘积项中包含了全部变量，并且每个变量在该乘积项中或以原变量或以反变量的形式出现且只出现一次，则该乘积项就定义为该逻辑函数的最小项。如n个输入变量可以有2n种不同组合，也就是n个变量的全部最小项共有2n个。9.2.2逻辑代数的运算法则为了书写方便，用m表示最小项，其下标为最小项的编号。编号的方法是：最小项中的原变量取1，反变量取0，则最小项对应取值为一组二进制数，其对应的十进制数便为该最小项的编号。如三变量最小项对应的变量取值为000，它对应的十进制数为0，因此，最小项的编号为m0；对应的变量取值为100，它对应的十进制数为4，因此，最小项的编号为m4，其余最小项的编号以此类推。三变量全体最小项的编号见表9-11。9.2.2逻辑代数的运算法则A

B

C最小项简记符号000001010011100101110111m0m1m2m3m4m5m6M7表9-11三变量全体最小项的编号9.2.2逻辑代数的运算法则②最小项的基本性质。a对于任意一个最小项，只有一组变量取值使它的值为1，而其余各种变量取值均使它的值为0。b不同的最小项，使它的值为1的那组变量取值也不同。c对于变量的任一组取值，任意两个不同的最小项的乘积为0。d对于变量的任一组取值，全体最小项的和为1。9.2.2逻辑代数的运算法则(2)卡诺图。①相邻最小项的概念。如果两个最小项中只有一个变量为互反变量，其余变量均相同，则这样的两个最小项为逻辑相邻，并把它们称为相邻最小项，简称相邻项。如三变最小项和，其中，B和为互反变量，其余变量都相同，所以它们是相邻最小项。显然两个相邻最小项可以相加合并为一项，同时消除互反变量，如和合并，

，所得结果为相邻最小项的相同变量。9.2.2逻辑代数的运算法则②卡诺图又称为最小项方格图。用2n个小方格表示n个变量的2n个最小项，并使逻辑相邻的最小项在几何位置上也相邻，按这样的相邻要求排列起来的方格图称为n变量卡诺图，这种相邻原则又称为卡诺图的相邻性。下面介绍二、三、四变量卡诺图的作法。二变量卡诺图设两个变量为A和B，则全部最小项为22=4个，分别记为：m0、m1、m2、m3。按相邻性做出二变量卡诺图，如图9-12(a)、(b)所示。图9-12两变量卡诺图9.2.2逻辑代数的运算法则9.2.2逻辑代数的运算法则图9-12标出了两个变量所在的位置，变量这样安放的目的是为了保证卡诺图中最小项的相邻性。某个小方格中的变量组合，就是该方格在横向和纵向所对应的变量的乘积。如用“0”表示反变量，“1”表示原变量，则可用图9-12(a)表示，如用最小项编号表示时，可用图9-12(b)表示。三变量卡诺图如图9-13所示。四变量卡诺图如图9-14所示。图9-13三变量卡诺图图9-14四变量卡诺图9.2.2逻辑代数的运算法则9.2.2逻辑代数的运算法则(3)用卡诺图化简逻辑函数。卡诺图的化简方法就是将逻辑函数的最小项填入卡诺图内，依据具有相邻性的最小项可以合并的原理，消去不同的因子。由于在卡诺图上几何位置相邻与逻辑上的相邻性是一致的，因而能在卡诺图上直观地找到那些具有相邻性的最小项并将其合并。合并最小项的规则是：若两个最小项相邻，则可以合并为一项并消去一个因子；若4个最小项相邻，则可以合并为一项并消去两个因子；若8个最小项相邻，则合并为一项并消去3个因子。9.2.2逻辑代数的运算法则下面举例说明用卡诺图化简逻辑函数的方法。【例9.12】用卡诺图化简逻辑函数：解首先将逻辑函数F化为最小项之和的形式然后画卡诺图，如图9-15所示。填写最小项，合并最小项，将可能合并的最小项用线圈出，然后写出最简的与或表达式图9-15例9.12图9.2.2逻辑代数的运算法则9.2.2逻辑代数的运算法则由以上例题可知，化简逻辑函数的步骤如下。①将逻辑函数化为最小项之和的形式。②画出表示该逻辑函数的卡诺图。③找出可以合并的最小项。④选择化简后的乘积项应遵循以下原则。a这些乘积项应包含逻辑函数的所有最小项。b所用的乘积项数目最少，亦即所圈的圆圈的数目应最少。c每个乘积项所含的因子最少，亦即所圈的圆圈中应包含尽量多的最小项。9.2.2逻辑代数的运算法则【例9.13】用卡诺图化简下列逻辑函数。(1)(2)解：逻辑函数的最小项之和的形式也可以写成本题的形式。(1)画卡诺图，如图9-16(a)所示，将最小项填入卡诺图中，并合并最小项，最后得(2)卡诺图如图9-16(b)所示，则图9-16例9.13图9.2.2逻辑代数的运算法则9.2.2逻辑代数的运算法则在实际的逻辑问题中，输入的逻辑变量的取值不是任意的，而是具有一定的制约关系，我们把这种制约关系叫约束。同时，这一组变量叫做具有约束的一组变量。通常用约束条件来描述约束的具体内容。由于每一组输入变量的取值都使用一个，而且仅有一个最小项的值为1，所以当限制某些输入变量的取值不能出现时，可以用它们对应的最小项恒等于0来表示，这就是约束条件的表示方法。具有约束条件的逻辑函数的化简，可将约束条件直接加入逻辑表达式中或卡诺图中，这样可以合理利用这些约束项，得到更简单的化简结果。9.2.2逻辑代数的运算法则【例9.14】化简下列逻辑函数。(1)(2)解：(1)

9.2.2逻辑代数的运算法则(2)具有约束项的卡诺图，如图9-17所示。约束项可以圈到圈内，也可以不圈，关键在于有利于将逻辑函数化简成更简单的表达式。逻辑函数的卡诺图化简，最后得到的结果均是最简的与或表达式。在实际中，经常应用的是“与—非”、“与—或—非”和“或—非”表达式及其对应的门电路，所以，它们之间的转换是一个十分重要的问题。图9-17例题9.14图9.2.2逻辑代数的运算法则9.2.2逻辑代数的运算法则【例9.15】将最简的“与—或”表达式化成“与非—与非”表达式。解

9.3基本逻辑门电路逻辑门电路是构成各种数字系统的基本单元。所谓“门”就是一种条件开关，是实现一些基本逻辑关系的电路。由前面所学内容可知，最基本的逻辑关系有“与”、“或”、“非”3种，所以最基本的门电路是与门、或门和非门。由于门电路中的二极管和三极管及场效应晶体管均工作在开关状态，所以本章首先介绍半导体元件的开关特性。然后从分立元件着手，说明常用逻辑门电路的一些概念和分析方法。重点讨论目前广泛使用的TTL门电路和CMOS门电路。9.3.1.1半导体元件的开关特性高、低电平所代表的数字量，可以很方便地用开关的通断来实现。因此数字电路是一系列开关电路，这种电路容易实现，电路简单。应用二极管、晶体管就可以构成开关电路。1.二极管的开关特性在应用时，为简化分析，将二极管理想化为一个开关，当二极管两端外加正向电压时，二极管导通，正向压降为0V，相当于开关闭合；当二极管两端外加反向电压时，流过二极管电流为零，相当于开关断开。如图9-18所示是二极管的开关作用示意图。9.3.1分立元件门电路图9-18二极管的开关作用示意图9.3.1分立元件门电路9.3.1分立元件门电路2.晶体三极管的开关特性测试晶体三极管的开关特性的实验电路如图9-19所示。当输入电压ui=3V时，观察连接于集电极的小灯泡状态(应发亮)，增大ui，灯泡亮度无改变，此时晶体管处于饱和状态。测出晶体三极管处于饱和状态时的uce≤0.3V，可以近似看成0V。改变输入电压，使ui≤0V，观察连接于集电极的小灯泡状态(应不亮)，说明晶体三极管处于截止状态。本实验电路中的晶体管相当于一个开关，前者相当于开关闭合，后者相当于开关断开，称这种作用为晶体管的开关作用。图9-19晶体三极管的开关特性9.3.1分立元件门电路9.3.1分立元件门电路9.3.1.2分立元件门电路从电路组成上划分，门电路可以分为两大类，即分立元件门电路和集成门电路。由于集成门电路的发展，分立元件门电路在具体应用中已近淘汰。但前者是后者的基础，而且分立元件门电路结构简单，可以直观分析其逻辑功能，了解其工作原理和特性，对于深入了解和应用集成门电路是有帮助的。所以，在此对分立元件门电路作简单介绍。9.3.1分立元件门电路1.二极管与门电路如图9-20所示是用二极管构成的与门电路，在二极管与门电路中，A、B为输入信号，Y表示输出信号，假定D1、D2是理想二极管。利用二极管的开关特性分析图中电路，可得出可能的3种输入、输出对应关系。①当A、B全为0V时，D1、D2都导通，F=0V，电路输出低电平。②当A、B中任意一个为0V，假定A为0V，另一个为+3V时。这时，D1优先导通，输出F的电位被钳制在0V截止，则F=0V，电路输出低电平。③当A、B全为+3V时，D1、D2都导通，F=3V，电路输出高电平。图9-20二极管与门电路9.3.1分立元件门电路9.3.1分立元件门电路用“1”表示高电平，“0”表示低电平，可得到与门的真值表，见表9-12。表9-12表明图9-20所示电路具有与逻辑功能，称此电路为与门。与逻辑函数表达式为F=A·B与门的输入、输出关系还可以用图9-21的波形图表示。A

B

F000010100111表9-12与门真值表图9-21与逻辑的波形图9.3.1分立元件门电路9.3.1分立元件门电路2.或门电路在二极管或门电路中，A、B为输入变量，输高电平为+3V，低电平为0V，D1、D2为硅二极管，讨论时考虑了二极管压降。当A=3V，B=0V时，D1先导通，输出F=2.3V，为高电平。当A=0V，B=3V时，D2先导通，输出F=2.3V，为高电平。当A=3V，B=3V时，D1、D2均导通，输出F=2.3V，为高电平。只有当A=0V，B=0V时，F=-0.7V，为低电平。9.3.1分立元件门电路用“1”表示高电平，用“0”表示低电平，就可得到或门的真值表，见表9-13。或逻辑函数表达式为F=A+BA

BF000110110111表9-13或门真值表9.3.1分立元件门电路3.非门电路如图9-24所示是用晶体三极管构成的非门电路。电路中输入变量为A，输出变量为F。图9-24晶体三极管构成的非门电路及逻辑符号9.3.1分立元件门电路图示电路实际上是-个反相器，当输入变量为高电平时，晶体管饱和导通，输出近似为0V，当输入为低电平时，晶体管截止，输出高电平近似为5V。用“1”表示高电平，“0”表示低电平，就可得到非门的真值表，见表9-14。A

F0110表9-14非门真值表9.3.1分立元件门电路由此可见，电路利用了晶体管的开关特性，在输入量作高低电平跳变时，输出量呈现与输入量相反的变化。电路满足非逻辑功能，简称非门。非逻辑函数表达式为非逻辑的波形图为输入与输出反相，读者可以自行画出。9.3.2.1TTL集成与非门TTL集成逻辑电路是一个很大的产品系列。TTL集成电路参数稳定，使用可靠，抗干扰能力强，不易受周围杂散电磁场的影响，噪声容限大，速度和功耗比较理想。在中小规模产品系列中，除与非门外，还包括与门、或门、非门、或非门、与或非门、异或门、同或门等集成门。它们的共同特点是同属TTL集成逻辑门产品系列，特性相似，但逻辑功能各异。因此，在讨论TTL集成逻辑门时，只要弄清有代表性的一种，其他便可依此类比。9.3.2集成门电路简介9.3.2集成门电路简介集成与非门是集成逻辑门系列中应用最为普遍、特性上最有代表性的一种。集成与非门包括TTL与非门，CMOS与非门，OC门及三态门等多种。在讨论集成与非门时，应把注意力放在其外部特性及参数上，因为这是使用者特别关心的问题，而对其内部电路一般不作深究。1.TTL与非门的电路结构TTL集成与非门的典型电路如图9-25所示。电路可以分为输入级、中间级及输出级3个部分。图9-25TTL集成与非门的典型电路9.3.2集成门电路简介9.3.2集成门电路简介输入级：由1个多发射极晶体管V1和电阻Rl组成，相当于一个与门。中间级：由晶体管V2、电阻R2、R3组成，起倒相作用，在V2的集电极和发射极各提供一个电压信号，两者相位相反，供给推拉式结构的输出级。输出级：由晶体管V3、V4、V5和电阻R4、R5组成推拉式结构的输出电路，其作用是实现反相，并降低输出电阻，提高负载能力。9.3.2集成门电路简介2.TTL集成与非门把用半导体元件组成的分立与非门电路经过一定的工艺集成在一块硅片上即可制成TTL集成与非门。它是品种极为齐全、应用十分广泛的一种集成电路。TTL集成电路国际上通用标准型号为74系列，我国TTL集成电路分为CT54系列和CT74系列两大类。CT54系列产品常用于军品，CT74系列常用于民品。根据TTL集成电路的平均传输延迟时间和平均功耗的不同，CT74系列又分为几个子系列，即CT74标准系列、CT74H高速系列、CT74L低功耗系列、CT74S肖特基系列、CT74LS低功耗肖特基系列、CT74AS先进肖特基系列、CT74ALS先进低功耗肖特基系列。9.3.2集成门电路简介如图9-26为4个输入与非门CT74LS00外引脚排列及外引脚功能图。在此集成电路中有4个2输入与非门，这4个2输入与非门共用一个电源，其中每一个与非门都可以单独使用。图9-26CT74LS00的外引脚排列及外引脚功能图9.3.2集成门电路简介型号CT74LS00的文字含义如图9-27所示。图9-27型号CT74LS00的文字说明9.3.2集成门电路简介3.集成与非门的电压传输特性前面讨论了与非门的逻辑功能，是指与非门的输入、输出逻辑关系，这是其外特性的典型表现。其实际的性能是通过电压传输特性来描述的。与非门的电压传输特性是指与非门的输出电压与输入电压之间的关系，即uo=f(ui)。9.3.2集成门电路简介集成与非门的电压传输特性可以通过对74LS00的测试得出，如图9-28(a)是测试电路。测试时，将与非门的一个输入端接输入电压信号ui，另一个输入端接高电平。输入信号电压ui由0开始增大，选择观察和记录ui和uo的几组对应电压值，并在坐标上予以标记。可以得到输出电压uo与输入电压ui的关系曲线，称为电压传输特性曲线。TTL与非门的电压传输特性曲线如图9-28(b)所示。图9-28集成与非门的电压传输特性9.3.2集成门电路简介9.3.2集成门电路简介电压传输特性曲线可分成4个部分。(1)AB段(高电平段)：当ui≤0.5V时，uo=3.6V。这是特性曲线的截止区。(2)BC段(下降段)：当0.5V≤ui≤1.3V时，输出电压uo随ui的增大从高电平线性下降。(3)CD段(转折段)：当1.4V＞ui＞1.3V时，输出电压uo急剧下降。ui=1.4V=UT称为阈值电压或门槛电压，是TTL与非门高电平和低电平的转折界限。(4)DE段(低电平段)：ui＞1.4V，输出电压uo=0.3V。9.3.2集成门电路简介为保证输出为标准高电平时，允许输入低电平的最大值称为关门电平，以UOFF表示，UOFF=1V。只有当ui＜UOFF时与非门才关闭，输出高电平。为保证输出为标准低电平(0.3V)，允许输入高电平的最小值称为开门电平，以UON表示，UON≈1.5V。只有当ui＞UON时，与非门才开通，输出低电平。9.3.2集成门电路简介4.集成与非门的主要参数(1)输出高电平UOH

UOH是指与非门输入端至少有一个为低电平时的输出电压值。一般规定UOH≥3.4V。其最小值为2.4V，小于该值不再视为高电平，这一规定是在TTL电路中所加电源为+5V时确定的。(2)输出低电平UOL

UOL是指与非门输入端全为高电平时的输出电压值，一般规定UOL≤0.4V。uo＞0.4V，输出不再视为低电平。9.3.2集成门电路简介(3)阀值电压UT

UT也称为门槛电压，它是在特性曲线上为输入信号规定的一个特殊的区分高电平和低电平界限的电压值，UT≈1.4V。当ui＞UT时，输出为低电平，即uo为0；当ui＜UT时，输出为高电平，即uo为l。(4)输入低电平电流IL

输入为低电平时，流入输入端的电流典型值为-1.4mA、“-”号表示实际电流是流出输入端。9.3.2集成门电路简介(5)输入高电平电流IH

输入为高电平时，流入输入端的电流，一般为数十微安。(6)输出低电平电流IOL及其极限值输出为低电平时，由负载流入输出端的电流，称为灌电流，这时带的负载为灌电流负载。IOL(max)为IOL的极限值，一般为十几毫安。当IOL＞IOL(max)时uo＞0.4V，输出不再是低电平。(7)输出高电平电流IOH及其极限值输出为高电平时，流出输出端的电流，称为拉电流，这时所带的负载为拉电流负载。IOH(max)为IOH的极限值，一般为几毫安。当IOH＞IOH(max)时，输出不再是高电平。9.3.2集成门电路简介(8)扇出系数N

N是指与非门的负载能力，即与非门输出能够带动同类门的最大数目。由负载参量可知，集成与非门的负载能力是有一定限制的，一般N≤10。(9)平均传输延迟时间tpd

tpd是与非门作为开关电路的速度参量，衡量与非门工作速度的快慢，是一个动态参量。由于构成与非门的各晶体管由截止到导通或由导通到截止都需要一定的时间，因此与非门的输出电压波形相对于输入波形总有一定的延迟，如图9-29所示。图9-29与非门平均传输的延迟时间q9.3.2集成门电路简介9.3.2集成门电路简介由图可见，脉冲前沿延迟时间为tPHL，脉冲后沿延时间为tPLH，平均传输延迟时间为tpd=1/2(tPHL+tPLH)。tpd越小，表示与非门工作速度越快。TTL与非门的平均传输延迟时间为3~l0ns。门电路除以上列举的一些特性及参数外，还有一些其他参数，如电源电压、平均功耗、噪声容限(表示门电路的抗干扰能力的参量)等，必要时可查阅有关手册。9.3.3.1三态输出与非门(TSL门)三态输出与非门(简称三态门)与一般与非门比较，多了一个控制端，控制端EN通过一个非门与多发射极晶体管的一个发射极相连。其电路如图9-30(a)所示，逻辑符号如图9-30(b)、(c)所示。9.3.3其它类型门电路

(a)电路有效的逻辑符号(c)EN=1有效的逻辑符号图9-30三态输出与非门(b)

9.3.3其它类型门电路9.3.3其它类型门电路图9-30(c)表示的是一种有效的三态门的逻辑符号。图中为控制端，又称使能端，时，三态门开门。执行与非门功能，若时，三态门关闭，呈高阻状态。还有一种EN=1有效的三态门，当EN=1时，三态门开门，执行与非门功能；若EN=0，三态门关闭，呈高阻状态。图9-30(b)为EN=1有效的三态门的逻辑符号。有效的三态输出与非门的真值表见表9-15。表9-15=0有效的三态输出与飞门的真值表A

BF10000×

×00011011高阻状态11109.3.3其它类型门电路9.3.3其它类型门电路9.3.3.2MOS集成逻辑门MOS集成逻辑门是由MOS场效应晶体管组成的数字集成电路。场效应晶体管系电压控制型器件，与双极型晶体管相比较，具有许多优点。MOS集成逻辑门，制作工艺简单，成本低，输入阻抗极高，功耗低，集成度高，工作电源允许变化范围大，抗干扰性能较好，能与大多数的TTL逻辑电路兼容。其发展很快，特别是CMOS集成逻辑门问世后的近十多年来，在LSI(大规模集成电路)及VLSI(超大规模集成电路)的制作上已超过TTL，并占据绝对优势。9.3.3其它类型门电路MOS集成逻辑门分P沟道增强型(称PMOS)、N沟道增强型(称NMOS)和互补MOS(称CMOS)3种。PMOS由于开关速度低，电源电压高而且是负电源，不便与TTL集成逻辑门衔接，现已很少应用；NMOS克服了PMOS的许多问题，但速度低的问题始终限制了其发展；CMOS充分表现了MOS技术的突出优点，成为LSI及VLSI集成电路的主流产品。1.CMOS逻辑门电路的基本单元CMOS逻辑门电路的基本单元主要有CMOS反相器和CMOS传输门，它们可以组成各种CMOS集成逻辑门电路。9.3.3其它类型门电路(1)CMOS反相器。CMOS反相器是CMOS集成电路的基本单元，具有非门逻辑功能。如图9-31所示是CMOS反相器电路。CMOS反相器由两个增强型场效应晶体管组成，其中VN为N沟道结构(NMOS)，VP为P沟道结构(PMOS)，在电路中VN为驱动管，VP为负载管。这种由VN和VP共同组成的互补对称型的场效应晶体管集成电路称为CMOS反相器。图9-31CMOS反相器电路9.3.3其它类型门电路9.3.3其它类型门电路电路工作原理如下：当ui=0V时，UGSN=0V，此时VN截止，uGSP=-10V，VP管导通，输出uo为高电平。当ui=10V时，UGSN=10V，VN导通，UGSP=0V，VP截止，输出uo为低电平。由此可见，输入和输出之间为反相关系，实现非门逻辑功能。9.3.3其它类型门电路(2)CMOS传输门。CMOS传输门也是CMOS集成电路的基本单元，它同CMOS反相器结合，可以组成各种功能的逻辑电路。①电路组成。CMOS传输门的电路如图9-32(a)所示，如图9-32(b)所示是CMOS传输门的逻辑符号。分析图9-32(a)可知，CMOS传输门由VN管和VP管并联而成，NMOS管栅极接控制信号C，VP管栅极接控制信号，两个控制信号互补，衬底分别接地和电源正极VDD，设输入信号为ui，输出信号为uo，输入信号电压在0～VDD范围内变化。图9-32CMOS传输门9.3.3其它类型门电路9.3.3其它类型门电路②工作原理。假设VN管和VP管的开启电压UGS(th)N=，VDD≥2UGS(th)，控制信号C的高电平为VDD，低电平为0V。讨论电路在栅极控制信号的作用下是如何工作的。a当C=0，时，传输门不传输信号。因为VN管和VP管均处于截止状态，相当于电路是断开的。b当C=1，时，VN、VP均导通，即传输门导通，uo=ui，ui可以是0V到VDD的任意电压。由此可见，当输入信号电压在0~VDD范围内变化时，VN管和VP管至少有一个处于导通状态，输入和输出之间呈低阻态，相当于开关闭合，信号得以传输，uo=ui。9.3.3其它类型门电路2.CMOS逻辑门电路(1)CMOS与非门。①电路组成。如图9-33是2输入端CMOS与非门电路，它由两个串联的N沟道和两个并联P沟道增强型MOS管构成。其中VP1和VN1两个栅极相连构成互补电路，VP2和VN2两个栅极相连构成又一互补电路，两个互补电路的输入端为与非门的2个输入端。图9-33CMOS与非门电路9.3.3其它类型门电路9.3.3其它类型门电路②逻辑功能。当A、B端同时为高电平1时，VN1、VN2均导通，VP1、VP2均截止，输出端F为低电平0，即全1出0。当A、B端有一个或两个为低电平时，串联的VN1、VN2有一个或两个截止，并联的VP1、VP2有1个或2个导通，输出F为高电平1，即有0出1。输入、输出之间的逻辑关系为由此可见，如图9-33所示电路具有与非逻辑功能，称为CMOS与非门。9.3.3其它类型门电路(2)CMOS或非门。①电路组成。如图9-34所示是2输入端CMOS或非门电路，它由两个串联的P沟道增强型和两个并联N沟道增强型MOS管构成。其中VN1和VN2为驱动管，VP1和VP2为负载管。图9-34CMOS或非门9.3.3其它类型门电路②逻辑功能。当A、B端有高电平1时，接高电平的驱动管VN1或VN2导通，输出端F为低电平0，即有1出0。当A、B端都为低电平0时，驱动管VN1和VN2两个都截止，负载管VP1和VP2同时导通，输出F为高电平1，即全0出1。输入、输出之间的逻辑关系为由此可见，图9-34电路具有或非逻辑功能，称为CMOS或非门。CMOS或非门是应用最多的复合逻辑门之一。9.3.3其它类型门电路3.CMOS模拟开关(1)电路组成。一个CMOS传输门与一个CMOS反相器结合可以构成CMOS模拟开关，其原理电路和逻辑符号如图9-35所示。(2)工作原理。当C=VDD时，反相器输出V，控制CMOS传输门导通，使得uo=ui，当C=0V时，反相器输出控制CMOS传输门截止，使输出和输入断开。由此可见，只要适当控制反相端的输入电压，即可决定模拟开关的通、断，传输门所能传输的电压值为0~VDD之间的任意电压值。又因MOS管源极和漏极的对称性，所以模拟开关是一种双向开关。图9-35CMOS模拟开关9.3.3其它类型门电路9.4组合逻辑电路数字电路按其逻辑功能的特点不同可分为组合逻辑电路(简称组合电路)和时序逻辑电路(简称时序电路)两大类。在组合电路中，任意时刻的输出信号仅取决于该时刻的输入信号，与信号作用前电路原来的状态无关，这就是组合电路在逻辑功能上的特点。组合逻辑电路的框图如图9-36所示，其输出信号的表达式可表示为F=f(A1，A2，…，An)(i=1，2，…，n)式中，A1，A2，…，An为输入逻辑变量。图9-36组合电路框图9.3.3其它类型门电路组合电路的结构特点：(1)输入、输出间没有时间延迟。(2)电路中不含记忆单元，由门电路构成。本节首先讲解组合电路的分析和设计方法，然后介绍几种常用组合逻辑电路(编码器、译码器、数据选择器、加法器、数值比较器)的工作原理和它们的中规模集成电路器件。9.3.3其它类型门电路组合电路的分析是根据给定的逻辑电路图，弄清楚它的逻辑功能。求出描述电路输出与输入之间逻辑关系的表达式，列出真值表。也就是说，电路图是已知的，待求的是真值表。其分析的基本步骤如下。(1)由已知的逻辑图写出输出端逻辑表达式。(2)变换和化简逻辑表达式。(3)列真值表。(4)根据真值表和逻辑表达式，确定其逻辑功能。下面通过具体例题来说明组合电路的设计。9.4.1组合逻辑电路的分析9.4.1组合逻辑电路的分析【例9.16】分析如图9-37所示电路的逻辑功能。解：按组合逻辑电路分析的步骤进行。(1)写出输出端的逻辑表达式。(2)变换和化简表达式。图9-37例9-16图9.4.1组合逻辑电路的分析(3)列真值表，见表9-16。A

B

CF00000101001110010111011100010111表9-16例9.16真值表9.4.1组合逻辑电路的分析(4)分析逻辑功能。当输入A、B、C中有2个或3个为1时，输出F为1，否则输出F为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。【例9.17】分析如图9-38所示电路的逻辑功能。图9-38例9.17图9.4.1组合逻辑电路的分析解：按组合逻辑电路分析的步骤进行。(1)写出输出端的逻辑表达式。(2)变换和化简表达式。9.4.1组合逻辑电路的分析(3)列真值表，见表9-17。A

B

CF00000101001110010111011111111100表9-17例9.17真值表9.4.1组合逻辑电路的分析(4)分析逻辑功能。电路的输出F只与输入A、B有关，而与输入C无关。F和A、B的逻辑关系为：A、B中