计算机专业基础综合(中央处理器)模拟试卷4

计算机专业基础综合（中央处理器）模拟试卷4（总分：48.00，做题时间：90分钟）一、＜B＞单项选择题1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。〈/B〉（总题数：18，分数：36.00）通常所说的32位微处理器是指（）。地址总线的宽度为32位处理的数据长度只能为32位CPU字长为32位丿通用寄存器数目为32个通常所说的32位微处理器是指CPU字长为32位。将运算器和控制器合称为中央处理器（CPU）,在由超大规模集成电路构成的微型计算机中，往往将CPU制成一块芯片，称为微处理器。CPU按照其处理信息的字长可以分为8位CPU、16位CPU、32位CPU、64位CPU等。选项A、B、D均与微处理器的位数无关。在微程序控制方式中，机器指令、微程序和微指令的关系是（）。每一条机器指令由一条微指令来解释执行每一条机器指令由一段（或一个）微程序来解释执行丿一段机器指令组成的工作程序可由一条微指令来解释执行一条微指令由若干条机器指令组成机器指令是由一段（或一个）微程序来解释执行的，一条微程序是由若干微指令构成的。一个单周期处理器，各主要功能单元的操作时间为：指令存储器和数据存储器为0.3ns，ALU为0.2ns，寄存器文件为0.1ns，则该CPU的时钟周期最少应该是（）。0.4ns0.3ns0.2ns1ns丿单周期处理器时钟周期取为“Load”指令的执行时间（最长），它等于读指令存储器（取指）的时间、读寄存器堆（取形式地址）的时间、ALU（计算有效地址）的时间、读数据存储器（取操作数）的时间以及写寄存器堆（将操作数写入目的寄存器）的时间之和，为1ns。微程序存放在（）。主存中堆栈中只读存储器中丿磁盘中微程序存放在控制存储器中，是只读存储器。下列关于并行微程序控制器的说法中，正确的是（）。现行微指令的执行与取下一条微指令的操作并行丿现行微指令的执行与取下一条微指令的操作串行两条或更多微指令的执行在时间上并行两条或更多微指令的取微指令操作在时间上并行并行微程序控制器中，在执行现行微指令的同时，取下一条微指令，选项A的描述正确。下列说法中正确的是（）。取指周期一定等于机器周期指令字长等于机器字长的前提下，取指周期等于机器周期指令字长等于存储字长的前提下，取指周期等于机器周期丿取指周期与机器周期没有必然联系指令字长一般取存储字长的整数倍，当指令字长等于存储字长时，取指周期可看作机器周期。7•在微程序控制方式中，以下说法中正确的是()。I.采用微程序控制器的处理器称为微处理器II.每一条机器指令由一个微程序来解释执行III•在微指令的编码中，执行效率最低的是直接编码方式IV.水平型微指令能充分利用数据通路的并行结构I和IIII和V丿I和IIIII、III和V微处理器是相对于大型机的处理器而言的，与微程序控制器没有必然联系，I错误。微程序的设计思想就是将每一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条微指令对应一个或几个微操作命令，II正确。直接编码方式中每一位代表一个微命令，不需要译码，因此执行效率最高，III错误。一条水平型微指令能定义并执行几种并行的基本操作，因此能更充分利用数据通路的并行结构，IV正确。8•下列几项中，流水线相关包括()。I•结构相关II.数据相关III•指令相关IV.控制相关A.I，I，I，VB.I，I，IC.I，I，VVD.I，I，V流水线相关包括：结构相关、数据相关和控制相关。其中，结构相关是由于不同指令欲同时使用一个部件而造成的；数据相关是指后面指令欲使用前面指令的结果时该结果还没有产生：控制相关是指指令执行的顺序发生改变而引起的流水线停顿，各类转移指令、分支指令以及中断或异常的出现都会引起控制相关。一个四级流水线的处理器，连续向此流水线输入15条指令，则在第15个时钟周期结束时，共执行完的指令条数为()。TOC\o"1-5"\h\z101112丿15此题考查流水线的工作原理。共执行完的指令条数为1+(15—4)=12。在一个微指令周期中，()。只能执行一个微操作能顺序执行多个微操作只能执行多个互斥微操作能并行执行多个微操作丿已知一台时钟频率为2GHz的计算机的CPI为1.2。某程序P在该计算机上的指令条数为4X109。若在该计算机上，程序P从开始启动到执行结束所经历的时间是4s，则运行P所用CPU时间占整个CPU时间的百分比大约是()。TOC\o"1-5"\h\z40％60% 丿80％100%此题考查如何根据时钟频率、指令条数和CPI来计算程序执行时间。1.2X4X109/2GHz=2.4s，(2.4／4)X100%=60%。指令流水线中，不同的指令在指令流水的不同功能段中可以()。顺序选择循环并行V在指令流水线中，不同的指令在不同功能段中可以并行。下列说法中，正确的是()。水平型微指令的执行速度要慢于垂直型微指令水平型微指令的长度要短于垂直型微指令水平型微指令的编码空间利用率高垂直型微指令中包含微操作码字段丿此题考查的知识点包括：水平型微指令的执行速度要快于垂直型微指令，水平型微指令的长度要长于垂直型微指令，水平型微指令的编码空间利用率较低，垂直型微指令的格式与普通机器指令的格式相仿。下列特征中，不属于有利于实现指令流水线的是()。指令字等长Load／Store指令风格寻址方式灵活多样丿指令格式规整统一有利于实现流水线的指令特征是指令字等长、Load/Store指令风格(隐含寻址方式简单)、指令格式规整统一、数据和指令在存储器中“对齐”存放。下列关于动态流水线和超标量处理器的说法中，错误的是()。超标量处理器中一定有多个不同的指令执行单元动态流水线执行指令的顺序不一定是输入指令的顺序超标量处理器不一定都采用动态流水线超标量技术是指采用更多流水段个数的流水线技术丿超标量技术是采用更多指令执行部件来构成多条流水线的技术。指令流水中不同功能段的执行时间最好()。相等丿不等为零与指令周期一致不同功能段的时间相同可以提高流水线的效率。下列说法中正确的是()。指令流水线可以缩短一条指令的执行时间实现指令流水线并不需要增加额外的硬件指令流水线可以提高指令执彳丁的吞吐率V理想情况下，每个时钟内都有一条指令在指令流水线中完成指令流水线将延长一条指令的执丁时间。一个主要原因就是尽管各个流水段处理指令的时间并不相同，但是只能取最长的时间作为流水线的工作周期；实现指令流水线需要增加额外的硬件，至少在流水段之间增加锁存器。这也是指令流水线将延长一条指令的一执丁时间的重要原因：指令流水线可以提高指令执丁的吞吐率；指令流水线存在一个建立时间，即第一条指令进入流水线到它流出的时间间隔。即便是理想情况下，在第一条指令流出之前，指令流水线在每个时钟内都没有完成任何一条指令。以下有关流水线相关的叙述中，正确的是()。所有数据相关都能通过转发得到解决可以通过调整指令顺序和插入nop指令消除所有的数据相关V五段流水线中Load-Use数据相关不会引起一个时钟周期的阻塞一条分支指令与紧随其后的一条ALU运算指令肯定会发生数据相关相邻两条ALU运算指令之间，相隔一条的两条ALU运算指令之间和相隔一条的Load指令与ALU运算指令之间的数据冒险能通过转发解决。单纯依靠“插入nop指令”就能消除所有数据相关，但是这样做效率太低。如果通过调整指令顺序，再加上插入nop指令，则能提高流水线的效率。Load-Use数据相关是由于Load指令的目的寄存器等于后一条指令的源寄存器而导致的。对于五段流水线(取指、译码、执丁、访存、写回)，Load指令在最后一段写入目的寄存器，而后继指令在第三段读寄存器源，所以Load-Use数据相关至少要引起一个时钟周期的阻塞。通常，分支指令并不改变任何寄存器的值，所以与紧随其后的ALU运算指令根本不会发生数据相关。二、＜B＞综合应用题41-47小题。＜/B＞(总题数：6,分数:12.00)下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态寄存器和其他四个寄存器(主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令

要求：(1)写出图中a要求：(1)写出图中a、b、c、d四个寄存器的名称。(2)简述图中指令从主存取到控制器的过程。(3)说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR中)。正确答案：(正确答案：(1)b单向连接微控制器，由微控制器的作用不难得知b是指令寄存器(IR)；a和c直接连接主存，只可能是MDR和MAR,c到主存是单向连接，a和主存双向连接，根据指令执行的特点，MAR只单向给主存传送地址，而MDR既存放从主存中取出的数据又要存放将要写入主存的数据，因此c为主存地址寄存器(MAR)，a为主存数据寄存器(MDR)。d具有自动加1的功能，且单向连接MAR，不难得出为程序计数器(PC)。因此，a为MDR，b为IR，c为MAR，d为PC。(2)先从程序计数器(PC)中取出指令地址，将指令地址送入主存地址寄存器(MAR)，在相关的控制下从主存中取出指令送至主存数据寄存器(MDR)，然后将MDR中的指令送至指令寄存器(IR)，最后流向微控制器，供微控制器分析并执行指令。因此，取指令的数据通路为：PC-MAR，M(MAR)-MDR-IR-控制器。(3)与(2)的分析类似，根据MAR中的地址去主存取数据，将取出的数据送至主存数据寄存器(MDR)，然后将MDR中的数据送至ALu进行运算，运算的结果送至累加器(AC)，运算结束后将AC中的结果送至MDR，最后将MDR中的数据写入主存。因此，从主存取出、运算和写回主存所经过的数据通路为：MAR-M，M(MAR)-MDR-ALU，ALU-AC，AC-MDR-M(MAR)。)某指令流水线分为五级，分别完成取址(IF)、译码并取数(ID)、执行(EX)、访存(MEM)、写结果(WR)。设完成各阶段操作的时间依次为：90ns，60ns，70ns，100ns，50ns。试问：流水线的时钟周期应取何值?若第一条和第二条指令发生数据相关，第二条指令需推迟多少时间才能不发生错误?若相邻两条指令发生数据相关，而不推迟第二条指令的执行可采取什么措施?正确答案：(正确答案：流水线的时钟周期应取其中最长的时间段，即100ns。第二条指令需推迟300ns(即等待上一条指令完成EX、MEM、WR三个周期后才能开始ID，才能不发生错误。若相邻两条指令发生数据相关而不推迟第二条指令的执行，可采取的措施是在访存与执行之间设置相关专用通路。)如果在一个CPU周期中要产生3个脉冲T=200ns，T=400ns，T=200ns，试画出时序产生器逻123辑图。正确答案：(正确答案：节拍脉冲T、T、T的宽度实际等于时钟脉冲的周期或是它的倍数，此时TTOC\o"1-5"\h\z1 2 3 1=T=200ns，T=400ns，所以主脉冲源的频率应为f=1/T=5MHz，为了消除节拍脉冲上的毛刺，环2 3 1型脉冲发生器采用移位寄存器形式。下图画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲T、T、T的逻辑表达式如下：T=CXC，T=C，T=C1 2 3 1 1 2 2 2 3 1今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，现假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。请回答下列问题：(1)流水线的操作周期应设计为多少?(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行?(3)如果在硬件设计上加以改进，至少需推迟多少时间?正确答案：(正确答案：(1)流水线的操作时钟周期t正确答案：(正确答案：(1)流水线的操作时钟周期t按四步操作中最长时间来考虑，所以t=100ns。两条指令发生数据相关冲突情况：ADDR，R，R；R+R-RSUBR，R，R；R2 3 1(2)DD指令在时钟4时将结果写入寄存器堆(R)，R-R两条指令在流水线中执行情况如下表所示。 5 4 1但SUB指令在时钟3时读寄存器堆(R)。本来ADD指令应先写入R，SUB指令后读R，结果变成SUB111指令先读R，ADD指令后写R，因而发生两条指令间的数据相关，如果硬件上不采取措施，第2条指11令SUB至少应推迟2个操作时钟周期(2X100ns)。(3)如果硬件上加以改进(采取旁路技术)，可推迟1个操作时钟周期(100ns)。)23•现有一个三段的指令流水线，各段经过时间依次为2^t，Ato请画出该流水线连续处理三条不相关指令的时空图，并计算流水线的吞吐率、加速比和效率。TpTp=348X100%=37.5%加速比=(4x3)4-8=1.5效率E=(4X3)F(8X3)X100%=50%)24.比较硬布线控制和微程序控制的异同。正确答案：(正确答案：(1)硬布线控制与微程序控制器相同之