计算机结构原理模拟题一

模拟题一、选择题（共20分）1、（绪论）冯•若依曼工作方式的基本特点 。A、多指令流单数据流B、按地址访问并顺序执行指令C、堆栈操作 D、存储器按内容选择地址2、（绪论）计算机中运算器的主要功能是 A、控制计算机运行B、算术运算和逻辑运算C、分析指令并执行D、处理计算机中断请求3、（外围设备）流水线机器对于全局性相关的处理不包括 猜测法 B.设置相关专用通路C.提前形成条件码 D.加快短循环程序的执行4、（存储器）PC中既使用ROM,也使用SRAM和DRAM。下面关于ROM、SRAM、DRAM的叙述中，错误的是 A、 PC中CMOSRAM中的信息，在PC关机后一般不会丢失B、 ROM芯片掉电后，存放在芯片中的内容不会丢失C、 由于SRAM的速度比DRAM快，因此，在PC中,SRAM主要用作高速缓冲存储器（Cache）而内存条则是由DRAM构成D、 DRAM的基本存储电路单兀是单管动态存储电路,SRAM的基本存储电路是4管静态存储电路5、（外围设备）下面是关于计算机辅助存储器的一些叙述，其中不正确的是 A、 辅助存储器具有比主存储器大得多的存储容量B、 CPU可以对磁盘存储器中的数据直接进行读写操作C、 硬盘容量很大，存取速度相对较快，是目前计算机系统中最主要的外存储器D、 辅助存储器主要由磁表面存储器和光盘存储器等组成6、（指令系统）计算机中优化使用的操作码编码 A.ASCII码 B.哈夫曼编码C.BCD码 D.扩展操作码7、（CPU）在组合逻辑控制器中，微操作控制信号主要与 信号有关。A、 指令操作码和地址码B、 指令译码信号和时钟、条件码C、 操作码和条件码D、 状态信号和条件8、（指令系统）以下四种类型指令中，执行时间最长的是 A、RR型 B、RS型C、SS型 D、程序控制指令

9、(运算器)串行运算器是一种最简单的运算器，其运算规则是：按时间先后次序 A、 由低位到高位逐位运算B、 由高位到低位逐位运算C、 由低位到高位先行进位运算D、 由高位到低位先行借位运算10、(CPU)存放微程序的控制存储器可采用 构成。A、内存条 B、CacheC、ROMD、RAM填空题(共20分)1、(2分)设字长N=8,机器码为定点整数[2X]补=80H,所对应的十进制真值X= 。补①80H会换②X/21k=80H③已知[x]=1.1101,[yL=1.0110,2[xl+1/2[y]=补 补 补 补 补 1.01012、(4分)(CPU)某双总线模型机如图1所示，双总线分别为B1和B2；图中连线和方向标明数据的通路和流向，并注有相应的控制信号(微命令)A、B、C、D为四个通用寄存器,执行过程中通用寄存器的值可以改变；X为暂存器；M为多路选择器,用于选择进入暂存器X的数据，存储器为双端口，分别面向总线B1和B2。写出指令AND(A),#N的执行流程中微命令。源操作数为指令提供的立即数N，目的操作数为寄存器间接寻址。图3某双总线模型机结构注明：(1)画出该模型机的取指周期流程。写出指令ADD(A)，(B)的执行流程中微命令，该指令完成((A))+((B))—(A)。源和目的操作数均为寄存器间接寻址，即寄存器中存放操作数地址。写出指令SUBN，A执行流程中微命令，该指令完成(N)—(A)—N,源操作数部分为寄存器寻址，目的操作数为指令提供的内存直接地址。⑷写出指令JMPLabel的执行过程中微命令，该指令完成(PC)+N—PC，其中N为指令提供的位移量。⑸写出指令DECC的执行流程。(6)写出指令NEG(B+N)的执行流程。该指令完成求反数。操作数为基址寻址。B寄存器提供基址，指令中提供位移量，通用寄存器A信息可以改变。都可能考到，可能是以填空题出或大题出。注明：某机的数据通路如图5-22所示，并假设数据x和y（数据用补码表示）已分别存放在寄存器R1和R2中，Rt为暂存寄存器。请写出完成下列功能的微操作序列（指出每一步的微操作所需要的微操作控制信号）：（1） 求x+y,结果放在R1中。（2） 求x-2y，结果放在R1中，并且R2内容不变。注：①CO为加法器最低进位输入；CPRt,CPR1,CPR2分别为寄存器Rt、R1和R2接收数据的时钟脉冲；其他控制信号为选择器选择控制信号；不考虑溢出问题。图5-22某模型机数据通路（1）求x+y?结果放在R1中…R[►.A?Ft.2卜udii?（1K.|〔2）求x-2y,结果放在K中，并HR”内容不变卩R-2—卜-入$R”tE，u（Lilt「PK.L，R）_-B”—».Ar「帖u（kl7（'PRi^注明：某模型机数据通路如图5-23所示。通路中包括输入选择器A、B、ALU,输出移位器，单总线和寄存器组。其中有通用寄存器R0〜R3、程序计数器PC、堆栈指针SP、暂存器C和D、地址寄存器MAR、数据缓冲寄存器MDR、指令寄存器IR。模型机堆栈采用向下生成方式（入栈使栈顶地址减小，出栈使栈顶地址增大）。现将栈顶单元存放的数据S1和R0所指示的单元存放的数据S2相加，运算结果送回堆栈保存。运算结束后，R0原来所指示的单元内容不变（仍为S2），R0则指向下一个单元（地址递减）。请写出完成上述操作的微命令序列。PCSPMDR全“0”?B全“1”?B图5-23模型机数据通路图解：PC—MAR—AB,read,PC+l—PC,DB—MDR—IR，指令译码，SP—MAR—AB,read,DB—MDR—D,R0—MAR,read,DB—MDR,D—A,MDR—B,ADD,直通,工—MDR,SP—MAR,write,R0—A,全“1”一B,ADD,直通，工一RO注明：在单总线结构CPU中，结构见图5-17，下面指令的执行过程。1)MOVR1,R22)MOVR1,R2)3)MOVmem1,mem24)MOVmem1, (mem2)5)ADDR1,（mem）6)STORE(mem),R1

；（R2）—R1；（（R2））—R1；（mem2）—mem1；（（mem2））—mem1；（R1）＋（（mem））—R1；（R1）—（mem）控制信号图5-17单总线CPU结构解：(1)MOVR1,R2PC—MAR—ABUS,PC+1—PC,DBUS—MDR—IR，指令译码,R2—R1(2)MOVR1,(R2)；((R2))—R1PC—MAR—ABUS,PC+1—PC,DBUS—MDR—IR，指令译码，R2—MAR—ABUS，read，DBUS—MDR—R1MOVmem1,mem2；(mem2)—mem1PC—MAR—ABUS,PC+1—PC,DBUS—MDR—IR，指令译码，IR(mem2)—MAR—ABUS，read，DBUS—MDR，IR(mem1)—MAR—ABUS，writeMOVmem1，(mem2)；((mem2))—mem1PC—MAR—ABUS,PC+1—PC,DBUS—MDR—IR，指令译码，IR(mem2)—MAR—ABUS，read，DBUS—MDR,MDR—MAR—ABUS，read，DBUS—MDR—DBUS，IR(mem1)—MAR—ABUS,write(5)ADDR1， (mem)；(R1)+((mem))—R1PC—MAR—ABUS,PC+1—PC,DBUS—MDR—IR，指令译码，IR(mem)—MAR—ABUS，read，DBUS—MDR，MDR—MAR—ABUS，read，DBUS—MDR，MDR—Y，R1+Y—Z，Z—R1(6)STORE(mem)，R1；(R1)—(mem)PC—MAR—ABUS,PC+1—PC,DBUS—MDR—IR，指令译码，IR(mem)—MAR—ABUS，read，DBUS—MDR，MDR—MAR—ABUS，R1—MDR，write注明：图5-15所示为双总线结构机器的数据通路,IR为指令寄存器，PC为程序计数器(具有增加功能)，M为主存(受R/W信号控制)，AR为地址寄存器，DR为数据缓冲寄存器，

ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圆圈表示有控制信号，图中yi表示y寄存器的输入控制信号，Rio为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。图5-15双总线结构机器的数据通路“ADDR2，R0”指令完成（R2）+（R0）-R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中，并列出相应的微操作控制信号序列。（2） “SUBR1，R3”指令完成（R3）—（R1）-R3的功能操作，画出其指令周期流程图，并列出相应的微操作控制信号序列。3、（2分）（CPU）时序信号分为：指令周期、CPU周期、节拍电位。4、（2分）（指令系统）某指令系统指令长为8位，每一地址码长3位，用扩展操作码技术,若指令系统具有2条二地址指令，10条零地址指令，最多可有 条一地址指令。14注明：若某计算机要求有如下形式指令：三地址指令4条，一地址指令254条，零地址指令16条（不要求有二地址指令）。设指令字长12位，每个地址码长为3位，是否能以扩展操作码位其编码（即当可能，写出具体方案）？如果其中一地址指令为255条？■I-■I--■：-i—1^14-2 料令眾嫌托■令格式艾则000000XXXXXXXXX•••011XXXXXXXXX254条•100•••000000XXX111111101XXX4条f11111111000016条Y•••111111111111图4-3指令扩展操作码注明：某指令系统字长16位，每个操作数的地址码长6位。设系统有无操作数、单操作数和双操作数3类。若双操作数指令有M条，无操作数N条，问单操作数指令最多可能有多少条？最多可能有（卩―随）心-［刎条注明：指令字长为16位，每个地址码为6位，采用扩展操作码，设计14条二地址指令，100条一地址指令，100条零地址指令。（1） 画出扩展图。（2） 计算操作码平均长度。0000XXXXXXXXXXXX14条1101♦■XXXXXX■••XXXXXX1110000000XXXXXX100条•■11101111111111000000■・■XXXXXXXXXXXX* «I1111100011R-4 ¥XXXXXX1111100100000000100条11111001001111111111100101000000*9 11111100101100011注明：在一个36位长的指令系统中，设计一个扩展操作码，能表示下列指令：7条具有两个15位地址和一个3位地址的指令；500条具有一个15位地址和一个3位地址的指令；50条无地址指令。5、（2分）浮点加减法需要经过 、尾数运算、 和判断结果是否溢出几个步骤。6、（2分）常用的数据检验码有奇偶校验码、 、 等。7、（2分）并行性发展的3个途径： 、资源重复、 。时间重叠资源共享注明：资源重复：在并行性概念中引入空间因素，通过重复设置硬件资源来提高系统可靠性或性能。时间重叠（TimeInteleaving）：在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件使用周转来提高处理速度。8、（3分）（存储器）三级存储系统是 、 、 这三级。9、（1分）行波进位加法器主要缺点 。三、 简答题（共20分）1、 简述补码运算中采用双符号位检查出溢出的方法？答：补码运算中采用双符号位检查出溢出，00表示正数，11表示负数，补码运算后，结果为01或10时，表示溢出，01表示正溢出，10表示负溢出。2、 （外围设备）中断控制方式与DMA方式有何异同？答：DMA是中断技术的发展，在硬件逻辑机构的支持下，它以更快的速度、更简便的形式传送数据，两者有明显的差别：（1） 中断方式通过程序实现数据传送，而DMA不使用程序，直接靠硬件实现。（2） CPU对中断的响应在执行完一条指令以后，而对于DMA响应则在指令执行过程中任何两个存储周期之间。（3） 中断方式不仅具有数据传送能力，而且还可以处理异常事件，DMA只能进行数据传送。（4） 中断方式必须切换程序，要进行CPU的现场保护和恢复操作。DMA仅挪用一个存储周期，不改变CPU现场。（5） DMA请求的优先权比中断请求高。CPU优先响应DMA请求，是为了避免DMA所连接的高速设备丢失数据。3、 （CPU）什么是流水线的控制相关、数据相关、结构相关？答：流水线数据相关是指使用流水线时，由于指令使用的数据有一定关联，使用流水线不能畅通流动，出现停顿的现象称为数据相关。流水线控制相关是指由于转移指令使流水线不能流动，从而出现停顿的现象。流水线结构相关是指流水线某些指令可能同时使用某些资源，两条指令不能同时执行，如指令取指阶段和指令存数阶段都要使用存储器，从而发生的流水线停顿的现象。4、 （指令系统）指令格式优化主要措施？答：在操作码优化过的基础上，再在地址码和寻址方式上采取相关的措施，就可以减少程序的总位数，使指令字格式达到优化。指令字格式优化的措施概括起来包括以下几点：（1） 采用扩展操作码，并根据指令的频率Pi的分布状况，选择合适的编码方式，以缩短操作码的平均码长。（2） 采用诸如基址、变址、相对、寄存器、寄存器间接、段式存放、隐式指明等多种寻址方式，以缩短地址码的长度，并在有限的地址长度内提供更多的地址信息。（3） 采用0、1、2、3等多种地址制，以增强指令的功能，且让常用的短地址码与多个地址字段相配合。这样，从宏观上就越能缩短程序的长度，并加快程序的执行速度。（4）在同种地址制内再采用多种地址形式，如寄存器－寄存器、寄存器－主存、主存－主存等，让每种地址字段可以有多种长度，且让长操作码与短地址码进行组配。（5） 在维持指令字在存储器中按整数边界存储的前提下，使用多种不同的指令长度。（6） 以上这些措施加以综合使用，就可以使信息冗余量减少，操作数的寻址灵活，操作码的备用码点数增多，有利于以后对指令系统的扩充。四、 计算题（共10分）1、（5分）（存储器）某动态RAM芯片，其存储容量为64KX1位，除电源线、接地线和刷新线外，该芯片的最小引脚数目应为多少。答：64K=216由于地址线引脚只引出一半，因此地址线引脚数为8。由于数据输入线与数据输出线分开，所以数据线的引脚数为2。它有WE控制信号，而没有cs片选信号。它有行地址选通信号RAS和列地址选通信号CAS。该芯片的最小引脚数目为13。注明：某静态RAM芯片，其存储容量为16KX8位，问：（1）该芯片引出线的最小数目？（2）存储芯片的地址范围（以16进制形式表示）？解：（1）16K=214,所有地址线14根；字长8位，所以数据线8，加上芯片的片选信号线,读/写信号、电源线、地线，该芯片引出线的最小数目为26。（2）存储芯片的地址范围0000H〜3FFFH2（外围设备（5分）写入代码11010100110，试画出NRZ0、NRZ1、PM、FM、MFM的电流波形，其中NRZ1如果发生电平翻转在中间发生翻转。改进调频制（MFM）（1在中间变换电平，0在起始变换电平）注明：11010100110可能变五、 综合题（共30分）1、（10分）（存储器）用若干片8KX2的SRAM芯片设计一个总容量为128K字节的16位存储器，要求该存储器既能以字节访问，又能以16位的字的方式访问。如果CPU的信号线有读写控制信号RW*、地址线、数据线等，存储器芯片有CS*、WE*、地址线、数据线等。请画出此存储器与CPU的连接图。注明：设有一个具有20位地址和8位字长的存储器，问:⑴该存储器能存储多少字节信息？(2)如果存储器由256KX1的RAM芯片组成，需要多少个RAM芯片？(3)需要多少位地址作为芯片选择？解：(1)存储信息量220B=1MB芯片数量1MB/256KX1=32256KX1的RAM芯片地址线为18条存储器地址线20条芯片选择的地址线20-18=2条注明：设有若干片256KX8位的SRAM芯片，采用字扩展法构成2048KB的存储器。需要多少块RAM芯片？该存储器需要多少位地址？画出存储器与CPU连接的结构图，设CPU接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。圏3-21r-pj-口存储葢理接逻辑圈注明:某计算机的主存空间中,从地址000016到3FFF16的ROM存储区域，从400016到5FFF16为保留地址区域，暂时不用，从600016到FFFF16为RAM地址区域。RAM的控制信号为CS#和WE#,CPU的地址线A15〜A0,数据线为8为D7〜D0,控制信号线有读/写控制R/W#和访存请求MREQ#，要求：(1)如果ROM和RAM存储器芯片都采用8KX1的芯片，试画出存储器和CPU的连接图。如果ROM芯片采用8KX8的芯片，RAM芯片采用4KX8的芯片，试画出存储器和CPU的连接图。如果ROM芯片采用16KX8的芯片，RAM芯片采用8KX8的芯片，试画出存储器和

CPU的连接图。3：旦详砒誉Illitit 4LI 111CPU的连接图。3：旦详砒誉Illitit 4LI 111IMli-29CTL吁释饰ft(j£察Bl^3-24CPU与存辭圉鋼注明：用64X1位的SRAM芯片设计一个总容量为1024字节的16位存储器，画出逻辑图

并指出所需的所有输入和输出信号，要求该存储器既能以字节方式访问，又能以16位字方式访问。图3鉛cm-注明：有4片2114芯片(1KX4)，按图所示连接，问:(1)连接组成几部分存储区域？共有多大存储器？字长多少？(2)写出每部分存储区域地址范围？(3)存储器地址是否连续，若不连续,应该怎样修改才能使存储器地址连续？注明：某机访存空间64KB，I/O空间与主存占用2K,范围为F800H〜FFFFH。现用8KBX8和2KBX8两种静态RAM芯片构成主存储器，RDWe分别为系统提供的读写信号线，io/M为高是I/O操作，为低是内存操作。请根据画出该存储器逻辑图，标明每块芯片的地址范围。Il.l注明：某半导体存储器容量7KX8位，其中ROM区4KX8位，可选EPROM芯片2KX8位/片。RAM区3KX8位，可选SRAM芯片2KX4位/片，1KX4位/片，地址总线A19〜A0（低）存储器位于地址低端，数据总线D7〜D0（低）。R/W控制读、写，控制信号为MREQ要求：设计并画出该存储器逻辑图。注明地址分配与片选逻辑式以及片选信号极性。2、（外围设备）（10分）某CRT显示器可显示128种ASCII字符，每帧可显示80字X25排；每个字符字形采用7X8点阵，即横向7点，字间间隔1点，纵向8点，排间间隔6点；帧频50Hz，存取逐行扫描方式。行回归占12个字的扫描时间，回程用10排计数时间，问：（1） 缓存容量有多大？（2） 字符发生器（ROM）容量有多大？（3） 缓存中存放的是字符ASCII代码还是点阵信息？（4） 缓存地址与屏幕显示位置如何对应？（5） 设置哪些计数器以控制缓存访问与屏幕扫描之间的同步？它们的分频关系如何？解：（1） 缓存容量=80X25X1B=1KB（2） 字符发生器（ROM）容量=128X8B=1KB（3） 缓存中存放的是字符ASCII代码（4） 显示位置自左至右，从上到下，相应地缓存地址由低到高，每个地址码对应一个字符显示位置。（5） ①点计数器（7+1）：1分频字符计数器（80+12）：1分频（每一水平扫描线含80个字符，回归和边缘部分等消隐段折合成12个字符位置）行计数器（8+6）：1分频排计数器（25+10）：1分频（每帧25行，隐段折合成10行）注明：设CRT显示器可显示3000个汉字，每字由11X16点阵组成，字间间隔1点，两排字间间隔4线，32字/排，12排/屏。一个汉字编码占两个字节。帧频50Hz，帧回扫和行回扫均占扫描时间的20%(扫描时间包括正扫和回扫)。行周期可在60us〜70us间选择。求:①RAM=？②ROM=？③各计数器位数分别是多少？时钟频率是多少(不考虑扫描非线性)？解：①RAM=32X12X2B=768BROM=3000X16X2B=96000B=96KB11位需占两个字节设帧回扫相当于x排字符x/(x+12)=20%x=3即帧回扫相当于3排字符设行回扫相当于y个字符y/(y+32)=20%y=8即帧回扫相当于8排字符排计数器：汉字可显示点阵占12排，垂直回扫相当3排字符，所以一共是15排，则排计数器是4位。行计数器：汉字可显示点阵占16行，两排字间隔4行，所以一排汉字用20行，则行计数器是5位。字计数器：每排32个字，水平回扫占扫描时间的20％约8个字符时间，故字计数器最多计到40，字计数器需用6位。点计数器：每个字的点阵是11列，加上间隔1点，共12点，故计数器为4位。时钟频率=50HzX15X20X40X12=7.2MHz另一方面，题目限定行周期可在60us〜70us之间，其中包括20％的回扫时间，即正扫时间=(60us〜70us)X80%=48〜56us。在48〜56us内安排32X12=384个象素，每个象素的时间=(48〜56)/384=0.125〜0.14583