JESD204B标准及演进历程

JESD204B标准及演进历程在从事高速数据撷取设计时使用FPGA的人大概都听过新JEDEC标准「JESD204B」的名号。近期许多工程师均联络德州仪器，希望进一步了解JESD204B接口，包括与FPGA如何互动、JESD204B如何让他们的设计更容易执行等。本文介绍JESD204B标准演进，以及对系统设计工程师有何影响。为何有JESD204B标准？高速数据转换器设计师原本使用传统单端CMOS接口，约在十年前改用差分LVDS界面，因为后者数据传输速率较高(CMOS接口上限约200Mbps)，亦可改善讯号线与供电的噪声耦合。但LVDS接口的缺点为在采样速度较慢的情况下较为耗电，因此CMOS接口并未被完全取代，至今仍有人使用。由于模拟数字转换器的演进必须提高采样速率及信道密度，业界需要比并联LVDS更快速、节能的数字接口，故开发出串行接口JESD204，并于2006年4月获JEDEC通过。JESD204接口为单一通路、高速序列连结一个或多个数据转换器至一个数字逻辑设备，运输速率最高可达3.125Gbps，但必须传送共同架构频率至转换器与FPGA，以确保架构同步。但因为JESD204仅支持一条通路与一条序列连结，业界很快发现用途不如预期，故在2008年4月增修标准为JESD204A，可支持多条通路与多条链接，不过速率上限仍为3.125Gbps。JESD204B于2011年7月研发完成，可克服多项系统设计难题，除了大幅提升传输速率至12.5Gbps，亦新增确定延迟功能，大幅简化多通道同步。JESD204B标准为何？JESD204B支持接口速率最高12.5Gbps，以装置频率取代架构频率，并有三种子集合。子集合0可向后兼容JESD204A，但速度受限、不支持确定延迟功能，且SYNC讯号亦有错误回报的特殊频率条件(如图一)。子集合1藉由同步化讯号SYSREF，启动与结合各装置的多架构频率(如图二)，可达成数据传输同步，并确保数字链接内的已知确定延迟。图1JESD204B子集合0介面图2JESD204B子集合1介面子集合2亦使用SYNC讯号(如图三)，但受限于SYNC讯号的频率条件，通常用于数据速率低于500MSPS的情况。数据速率超过500MSPS时，通常会采用子集合1并外加SYSREF频率。图3JESD204B子集合2介面符合JESD204B的接收器内具备弹性缓冲空间，可弥补序列器/解序列器通道的时滞，因此简化了电路板配置。弹性缓冲空间可储存数据，直至速度最慢的信道数据抵达，之后再同时释出来自各信道的数据，进行数字处理。因为数据频率已嵌入在序列数据串流中，因此可发挥时滞管理功能。为何重视JESD204B界面？符合JESD204B的数据转换器将数据串行化与传输的速率皆优于旧有接口，因此数据转换器、处理器或FPGA所需针脚数都大幅减少，故可降低封装尺寸与成本。而最大优点在于减少针脚数后，电路板上的信道减少，让电路板配置较简单，布线也较容易。此外由于数据频率嵌入数据串流，且接收器内亦有弹性缓冲空间，使时滞管理需求减少，因此更进一步简化配置与布线，不再须要确认曲线是否等长。JESD204B亦可延长传输距离，因为放宽时滞条件后，逻辑设备与数据转换器之间的距离可拉长，避免任何敏感模拟零组件冲击。另一方面，JESD204B接口能够适用各种数据转换器分辨率，故未来不论是模拟数字转换器或数字模拟转换器，都不需重新设计收发器/接收器(Tx/Rx)电路板(逻辑设备)。LVDS接口是否已近末日？对低传输速率的数据转换器而言，CMOS接口耗能较低，而JESD204B接口又比传统LVDS界面多出几项优点，这么说来，LVDS界面还有生存机会吗？简单的说，LVDS接口的确还是有用处的。虽然JESD204B标准运用确定延迟后，可简化多通道同步化，但有些应用要求延迟愈小愈好(甚至最好毫