基于URAM原语创建容量更大的RAM

基于URAM原语创建容量更大的RAM引言：UltraRAM原语（也称为URAM）可在XilinxUltraScale+™架构中使用，而且可用来高效地实现大容量深存储器。由于大小和性能方面的要求，通常这类存储器不适合使用其他存储器资源来实现。URAM原语具有实现高速内存访问所需的可配置流水线属性和专用级联连接。流水线阶段和级联连接是使用原语上的属性来配置的。本篇博文描述的是通过将URAM矩阵配置为使用流水线寄存器来实现最佳时序性能的方法。注意：本文由PradipKKar、SatyaprakashPareek和ChaithanyaDudha共同撰写。流水线需求：通过在矩阵结构中连接多个URAM，从可用的URAM原语实现大容量深存储器。矩阵由URAM的行和列组成。一列中的URAM使用内置级联电路级联，且多列URAM通过外部级联电路互连，这被称为水平级联电路。作为示例，图1示出了针对64K深x72位宽存储器的4x4URAM矩阵的矩阵分解。图1：4行4列的URAM矩阵（可实现64K深72位宽的存储器）在没有流水线设计的情况下，深度联结构会导致内存访问出现大的时钟输出延迟。例如，在默认情况下，上述URAM矩阵可以达到约350MHz。要以更快的速度访问内存，应插入流水线。如果在网表中指定了一定数量的输出时延，VivadoSynthesis即会自动实现此功能。指定RTL设计中的流水线：有两种方法可以用来指定RTL设计中的流水线的用途，可以通过使用XPM流程，也可以通过行为RTL来推断内存。如果RTL设计通过XPM流程来创建URAM内存，则用户可以将对流水线的要求指定为XPM实例的参数。参数“READ_LATENCY_A/B”用于捕获内存的时延要求。可用的流水线阶段数是LATENCY值减去2。例如，如果Latency设置为10，则允许8个寄存器阶段用于流水线操作。另外两个寄存器可用来创建URAM本身。图2：使用XPM设置流水线设计如果用户使用Vivado用户指南中提供的模板来编写RTL，并通过此方法来创建URAM，那么，他们可以在URAM的输出时创建尽可能多的寄存器阶段。唯一的要求是，与数据一起，流水线寄存器的启用也需要流水线化。图3显示数据和流水线的启用。图３：URAM块输出时的数据及流水线启用规范图4示出了RTL级RAM流水线设计示例。图4：用来指定数据和流水线启用的verilog模板分析日志文件：VivadoSynthesis根据上下文环境和场景发布与URAM流水线相关的不同消息。下表说明要在vivado.log文件中查找的一些消息和要采取的相应操作。请注意，推荐的流水线阶段基于可实现最高性能(800MHz+)的完全流水线化的矩阵。此建议不受实际时序约束的限制。情况消息操作无流水线设计的URAMWARNING:[Synth8-6057]Memory:"uram00/ram1/mem_reg"definedinmodule:"top_sp_no_pipe"implementedasUltra-Ramhasnopipelineregisters.Itisrecommendedtousepipelineregisterstoachievehighperformance增加时延或插入一些流水线阶段。URAM严重受流水线限制CRITICALWARNING:[Synth8-6013]UltraRAMuram00/ram1/mem_regisunder-pipelinedandmaynotmeetperformancetarget:

Pipelinestagesfound=1;Recommendedpipelinestages=8增加时延或插入一些流水线阶段。带有合理流水线设计的URAMINFO:[Synth8-5813]UltraRAMuram00/ram1/mem_reg:

Pipelinestagesfound=4;Recommendedpipelinestages=8检查是否满足时间要求。如果不满足性能，则增加时延。流水线多于需要的URAMINFO:[Synth8-5813]UltraRAMuram00/ram1/mem_reg:

Pipelinestagesfound=10;Recommendedpipelinestages=8减少时延，否则FF利用率将显着增加。流水线设计结果INFO:[Synth8-5814]PipelineresultforURAM(uram00/ram1/mem_reg):Matrixsize=(4colsx4rows)|Pipelinestages=>(available=10,absorbed=8)

时间性能估计：下表说明流水线寄存器的数量与可实现的最大估计频率之间的关系。请注意，实际的时间数仍将取决于最终地点和路线结果。下列数字基于speedgrade-2Virtex®UltraScale+™部件以及我们使用4x4矩阵实现的64Kx72URAM示例工程。流水线阶段URAM中吸收的流水线所用流水线资源关键路径上的数据路径延迟(ns)估计的最大频率00不适用2.7370MHz11/1OREG2.15465MHz22/2OREG，FDRE1.632612MHz44/4OREG，REGCAS，FDRE，IREG_PRE1.376726MHz66/6OREG，REGCAS，FDRE，IREG_PRE1.376726MHz88/8OREG，REGCAS，FDRE，IREG_PRE1.1909MHz10+8/10+OREG，REGCAS，FDRE，IREG_PRE1.1909MHz数据路径延迟具有以下一个或多个组件。Tco=1.38ns,ClkToCascadeOutonURAMTco=0.82ns,ClkToCascadeOutonURAMwithOREG=trueTco=0.726ns,ClktoDataoutonURAMwithOREG=true,CASCADE_ORDER=LASTURAM->URAM级联延迟=0.2nsURAM->LUT信号网络延迟=0.3nsLUT传输延迟=0.125nsLUT->LUT信号网络延迟=0.2nsLUT5->FF延迟=0.05结论：URAM原语是创建容量非常大的RAM结构的有效方法。它们被设置为易于级联以便在您的设计中创建容量更大的RAM。但是，太多这类结构级联在一起可能会通过RAM产生很