从处理单bit跨时钟域信号同步问题来入手

从处理单bit跨时钟域信号同步问题来入手在数字电路中，跨时钟域处理是个很庞大的问题，因此将会作为一个专题来陆续分享。今天先来从处理单bit跨时钟域信号同步问题来入手。01握手(handshake)是用来处理单bit信号的跨时钟域传递的一个有效的方法。在从快时钟向慢时钟传递时，由于输入信号变化较快，输出一侧可能跟不上输入的变化，从而导致“漏采“现象。图1“漏采”现象演示在图1中，由于两个时钟的速度差距，来自快时钟域的脉冲信号还未到达慢时钟的采样边沿便消失了，导致了“漏采”。在这种情况下，如何让脉冲信号准确无误地传递过去呢？一个方法是将脉冲信号展宽，待输出一侧检测到信号并将其解析为脉冲信号后，再向输入一侧发送应答信号，表明接收到信号并且传输完成。这个过程被称之为“握手”。02先来看一个最基本的握手协议，下边是它的电路图。图2“握手”电路演示在上图中src_clk和dst_clk分别为输入和输出侧的时钟，src_pulse为输入的脉冲信号，dst_pulse为同步到输出端的脉冲信号。可以看到，脉冲信号被同步到输出端后，输出端便立即向输入端发送了应答信号，表示收到信号。而当输出端的应答信号同步到输入端后，输入端才可以同步下一个信号。以下为这个电路的verilog描述。moduleSync_Pulse(inputwiresrc_clk,inputwiredst_clk,inputwirerst_n,inputwiresrc_pulse,outputwiredst_pulse);regreq_state_dly1,req_state_dly2,dst_req_state,src_sync_req;regack_state_dly1,src_sync_ack;wiredst_sync_ack;always@(posedgesrc_clkornegedgerst_n)beginif(rst_n==1'b0)src_sync_req<=1'b0;elseif(src_pulse)src_sync_req<=1'b1;elseif(src_sync_ack)src_sync_req<=1'b0;else;endalways@(posedgedst_clkornegedgerst_n)beginif(rst_n==1'b0)beginreq_state_dly1<=1'b0;req_state_dly2<=1'b0;dst_req_state<=1'b0;endelsebeginreq_state_dly1<=src_sync_req;req_state_dly2<=req_state_dly1;dst_req_state<=req_state_dly2;endendassigndst_sync_ack=req_state_dly2;always@(posedgesrc_clkornegedgerst_n)beginif(rst_n==1'b0)beginack_state_dly1<=1'b0;src_sync_ack<=1'b0;endelsebeginack_state_dly1<=dst_sync_ack;src_sync_ack<=ack_state_dly1;endendassigndst_pulse=dst_req_state&(~req_state_dly2);endmodule03上述电路虽然可以完整的同步信号，但是若在同步一个脉冲的过程中，输入端又接收到一个输入进来的脉冲，那么此时刚刚输入进来的脉冲将会同步失败。更糟糕的是该电路没有同步失败的反馈，导致使用者误以为正确同步了信号。鉴于此，将上述电路进行改进，当同步失败后将输出src_sync_fail信号来指示同步失败。以下为该电路的verilog描述（此代码来源于网络）：modulehandshake_pulse_sync(src_clk,//sourceclocksrc_rst_n,//sourceclockreset(0:reset)src_pulse,//sourceclockpulseinsrc_sync_fail,//sourceclocksyncstate:1clockpulseifsyncfail.dst_clk,//destinationclockdst_rst_n,//destinationclockreset(0:reset)dst_pulse//destinationpulseout);//PARADECLARATION//INPUTDECLARATIONinputsrc_clk;//sourceclockinputsrc_rst_n;//sourceclockreset(0:reset)inputsrc_pulse;//sourceclockpulseininputdst_clk;//destinationclockinputdst_rst_n;//destinationclockreset(0:reset)//OUTPUTDECLARATIONoutputsrc_sync_fail;//sourceclocksyncstate:1clockpulseifsyncfail.outputdst_pulse;//destinationpulseout//INTERDECLARATIONwiredst_pulse;wiresrc_sync_idle;regsrc_sync_fail;regsrc_sync_req;regsrc_sync_ack;regack_state_dly1;regack_state_dly2;regreq_state_dly1;regreq_state_dly2;regdst_req_state;regdst_sync_ack;//--========================MODULESOURCECODE==========================--//--=========================================--//DSTClock://1.generatesrc_sync_fail;//2.generatesyncreq//3.syncdst_sync_ack//--=========================================--assignsrc_sync_idle=~(src_sync_req|src_sync_ack);//reportanerrorifsrc_pulsewhensyncbusy;always@(posedgesrc_clkornegedgesrc_rst_n)beginif(src_rst_n==1'b0)src_sync_fail<=1'b0;elseif(src_pulse&(~src_sync_idle))src_sync_fail<=1'b1;elsesrc_sync_fail<=1'b0;end//setsyncreqifsrc_pulsewhensyncidle;always@(posedgesrc_clkornegedgesrc_rst_n)beginif(src_rst_n==1'b0)src_sync_req<=1'b0;elseif(src_pulse&src_sync_idle)src_sync_req<=1'b1;elseif(src_sync_ack)src_sync_req<=1'b0;endalways@(posedgesrc_clkornegedgesrc_rst_n)beginif(src_rst_n==1'b0)beginack_state_dly1<=1'b0;ack_state_dly2<=1'b0;src_sync_ack<=1'b0;endelsebeginack_state_dly1<=dst_sync_ack;ack_state_dly2<=ack_state_dly1;src_sync_ack<=ack_state_dly2;endend//--=========================================--//DSTClock://1.syncsrcsyncreq//2.generatedstpulse//3.generatesyncack//--=========================================--always@(posedgedst_clkornegedgedst_rst_n)beginif(dst_rst_n==1'b0)beginreq_state_dly1<=1'b0;req_state_dly2<=1'b0;dst_req_state<=1'b0;endelsebeginreq_state_dly1<=src_sync_req;req_state_dly2<=req_state_dly1;dst_req_state