数字逻辑实验报告

数字逻辑课程设计实验报告——实现整点报时，闹钟的数字钟jsj11姓名：xxx学号：xx72012年6月18日 实验目的：学会应用数字系统设计方法进行电路设计；进一步提高QuartusII软件的开发应用能力；培养学生书写综合实验报告的能力。实验要求：根据实验任务，选择最佳设计方案，综合运用QuartusII软件的各种设计方法设计出层次分明、结构清楚、电路优化、VHDL语言描述简洁的完整设计文件。通过仿真直至下载来验证设计的正确性。设计任务及要求能进行正常的时、分、秒计时功能。能利用实验板上的按键实现校时，校分及清零功能。能利用实验板上的扬声器做整点报时。闹钟功能。在QuartusII中采用层次化设计方法进行设计。完成全部电路设计后在实验板上下载，验证设计课题的正确性。四．设计方案（一）.顶层图按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后再回00；按下“SB”键时，计时器迅速递增，并按60分钟循环，计满59分钟后再回00；但不向高位进位。按下“SC”键后，秒清零。计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块由10进制计数器（74160）连接构成。闹钟部分：K1控制设置时开关，K2控制设置分开关，s4,s5分别设置闹钟时和分。输出部分：Speaker连扬声器，其它输出连八段数码管。（二）．二十四进制模块：1.用于时钟的二十四进制原理图：count24说明：二十四进制计数器在十进制计数器（此处选74160）上改变2.用于闹钟的二十四进制原理图：2count24注：在前图的基础上将EP，ET改为输入端。（三）．六十进制原理图：count60（说明：也是在十进制计数器（此处选74160）上改变）此图用于时钟计时，对于闹钟的，clr接高电平，将ep,et改为输入端（四）．分频模块：freq_divider说明：从频率为1KHz的时钟信号里分出，512Hz,64Hz,4Hz,1Hz（五）.动态扫描模块：ndtsm说明：sf在显示时钟与闹钟设置之间切换LIBRARYIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYndtsmISPORT(clk,sf:instd_logic;h,m,s,nh,nm:instd_logic_vector(7downto0);seg7out:outstd_logic_vector(6downto0);sel:bufferstd_logic_vector(2downto0));ENDndtsm;ARCHITECTUREbehaviorOFndtsmISsignalkey:std_logic_vector(3downto0);BEGINPROCESS(clk)variabledount:std_logic_vector(2downto0):="000";BEGINIF(rising_edge(clk))thenIFdount="101"thendount:="000";ELSEdount:=dount+1;ENDIF;ENDIF;sel<=dount;endprocess;PROCESS(key)BEGINcasekeyiswhen"0000"=>seg7out<="0111111";when"0001"=>seg7out<="0000110";when"0010"=>seg7out<="1011011";when"0011"=>seg7out<="1001111";when"0100"=>seg7out<="1100110";when"0101"=>seg7out<="1101101";when"0110"=>seg7out<="1111101";when"0111"=>seg7out<="0000111";when"1000"=>seg7out<="1111111";when"1001"=>seg7out<="1101111";when"1010"=>seg7out<="1110111";when"1011"=>seg7out<="1111100";when"1100"=>seg7out<="0111001";when"1101"=>seg7out<="1011110";when"1110"=>seg7out<="1111001";when"1111"=>seg7out<="1110001";whenothers=>null;ENDCASE;ENDPROCESS;PROCESS(sel)BEGINIFsf='0'THENCASEselISwhen"000"=>key<=h(7downto4);when"001"=>key<=h(3downto0);when"010"=>key<=m(7downto4);when"011"=>key<=m(3downto0);when"100"=>key<=s(7downto4);when"101"=>key<=s(3downto0);whenothers=>null;ENDCASE;ELSECASEselISwhen"000"=>key<=nh(7downto4);when"001"=>key<=nh(3downto0);when"010"=>key<=nm(7downto4);when"011"=>key<=nm(3downto0);whenothers=>null;ENDCASE;ENDIF;ENDPROCESS;ENDbehavior;（六）.整点报时模块：zdbs说明：当时钟分达到59时，秒到50时开始每两秒响一次，频率为512Hz,到00时响的频率为1KHz。libraryieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYzdbsISPORT(mh,ml,sh,sl:instd_logic_vector(3downto0);sig500,sig1K:outstd_logic);ENDzdbs;ARCHITECTUREbehaviorofzdbsISbeginsig500<='1'whenmh="0101"andml="1001"andsh="0101"and(sl="0000"orsl="0010"orsl="0100"orsl="0110"orsl="1000")else'0';sig1K<='1'whenmh="0000"andml="0000"andsh="0000"andsl="0000"else'0';endbehavior;（七）.比较模块：copm(即判断时钟是否到了所设定的闹钟时间，若到了，则输出为1)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycopmisport(q:instd_logic;jh,jm:instd_logic_vector(7downto0);nh,nm:instd_logic_vector(7downto0);con:outstd_logic);endcopm;ARCHITECTUREbehaviorofcopmISbegincon<='1'whenjh=nhandjm=nmandq='1'else'0';endbehavior;五．设计过程中出现的问题：1，24进制模块和60进制模块仿真时，还差了一位满时就已进位，原因：本应采用置数法，用了置零法，解决办法，改过来仿真就对了。2，时钟和分钟跑的很快，解决办法，去掉原原理图时和分输入端后的非门，原因，机器中的逻辑和原图中在这一部分相反。3，在整点报时过程中，分满60后，时不进位，且手动调解时，分过30时，时钟进位，59时又进位一次，满60时再进位。解决办法，去掉原理图b输入端的非门，原因，此处的逻辑机器也与原图中相反。4，扬声器不响，用同学的实验箱试验后发现是扬声器坏了，换了一个后，正常工作，继续实验。六．课程设计的体悟：在此次课程设计过程中暴露出了自身很多问