EDA计数器实验报告

EDA计数器实验报告实验目的：深刻理解VHDL语言元件例化的方法。掌握计数器的设计原理以及设计方法。结合以前学过的数码管扫描知识完成计数器显示学号后三位。实验原理：计数器是可以统计时钟脉冲次数的时序器件，为了使计数器可以显示学号后三位，采用级联的形式来设计计数器，如十进制的计数器与六进制的计数器级联即构成了六十进制计数器。使用3个带Carry-in和Carry-out模10的计数器的计数输出分别作为计数器个位、十位、百位的输出，设计模108计数器。实验内容：本次实验要求设计一个模为自己学号后3位的计数器（模108）。各个零部件可以用LPM来定制，而顶层则要使用VHDL语言以元件例化的方法来实现。VHDL语言的部分代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityexp_cnt108isport(clk0,clk,clrn,En:instd_logic; b,s,g:outstd_logic_vector(3downto0);c:outstd_logic;cc:outstd_logic;sb,ss,sg:outstd_logic;ga,gb,gc,gd,ge,gf,gg:outstd_logic);endexp_cnt108;architecturertlofexp_cnt108iscomponentcount4port(clk:instd_logic;q:outstd_logic_vector(1downto0));endcomponent;componentdecoder2_3port(data:instd_logic_vector(1downto0);eq0,eq1,eq2:outstd_logic);endcomponent;componentmux4_3_1port( data0x :INSTD_LOGIC_VECTOR(3DOWNTO0); data1x :INSTD_LOGIC_VECTOR(3DOWNTO0); data2x :INSTD_LOGIC_VECTOR(3DOWNTO0); sel :INSTD_LOGIC_VECTOR(1DOWNTO0); result :OUTSTD_LOGIC_VECTOR(3DOWNTO0));endcomponent;componentmy7449port(cout:instd_logic_vector(3downto0);a,b,c,d,e,f,g:outstd_logic);endcomponent;componentexp_cnt10port(Clk,clrn,En,cin:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);endcomponent;signalclr,cin:std_logic;signalq:std_logic_vector(1downto0);signalcoutb,couts,coutg,cout:std_logic_vector(3downto0);signalc1,c2,c3:std_logic;signaleq0,eq1,eq2:std_logic;signalqa,qb,qc,qd,qe,qf,qg:std_logic;begin u0:count4portmap(clk0,q); u1:decoder2_3portmap(q,eq0,eq1,eq2); sb<=eq2; ss<=eq1; sg<=eq0; cin<='1'; u2:exp_cnt10portmap(clk,clrnorclr,En,cin,coutg,c1); u3:exp_cnt10portmap(clk,clrnorclr,En,c1,couts,c2); u4:exp_cnt10portmap(clk,clrnorclr,En,c2andc1,coutb,c3); b<=coutb; s<=couts; g<=coutg; cc<=c1; c<=c2; clr<=coutb(0)andcoutg(3); u5:mux4_3_1portmap(coutg,couts,coutb,q,cout); u6:my7449portmap(cout,qa,qb,qc,qd,qe,qf,qg); ga<=qa; gb<=qb; gc<=qc; gd<=qd; ge<=qe; gf<=qf; gg<=qg;endrtl; 波形仿真及下载验证：如图所示：波形仿真：仿真参数设置：Entime：45usGridsize：100nsclk：clock→period：10ns波形说明：clrn为0，En为0时，保持;clrn为0，En为1时，计数;clrn为1时，清零；由仿真图知，计数到107后从0开始计数。其中b为输出数据的百位，s为输出数据的十位，g为输出数据的个位，c为模108计数器的进位输出。结论：仿真结果与预期一致，正确。下载验证：管脚锁定：clk0:55clk:125En:83clrn:82sb、ss、sg:135,133,132qa,qb,qc,qd,qe,qf,qg：136,137,138,140,141,142,143下载结果：当按下83后，数码管显示数字从000开始数，数到108后清零重新计数。五、思考题说明任意进制的设计方法。要是用数码管显示的话，所模的数字有几个数位就用几个模10计数器，利用几个计数器的输出端口的中几个输出端口制定与、非的关系表示出所模数字，构成另一清零端。不用数码管显示的话，可以直接使用ＶＨＤＬ代码写，将实验内容中模１０计数器的代码中的９改成所模数字就可以了。列举LPM参数可定制的计数器类型。模任意数字计数器；加法计数减法计数具有计数使能，时钟信号使能、同／异步清零／置位、保持功能如何利用generic设计用户参数化计数器？generic类属参量是元件实体说明的可选项，放在端口说明前面，为元件实体和外部环境通信的静态信息提供通道。含generic的实体可参数化设置元件规模或特性，如端口大小、元件数目、定时特性等。分频器的占空比的设计关键：在于计数器进位输出电平反转的时机。偶数次分频器与技术次分频器的VHDL设计方法主要区别：偶数次分频器通过计数值来控制输出时钟的高电平或低电平的时间；奇数次分频器采用加法计数器设计，需要对时钟上升沿和下降沿分别计数，根