可编程逻辑器件及应用智慧树知到课后章节答案2023年下温州大学

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第一章测试

目前使用最为广泛的硬件描述语言是（）

A:VerilogHDL

B:Python编程语言

C:汇编语言

D:C语言

答案:VerilogHDL

某组合逻辑电路的真值表如下：

则输出F的表达式为（）

A:

B:

C:

D:

答案:

阅读如下程序：

modulemyxor(a,b,c);

inputa,b;

outputc;

assignc=a^b;

endmodule

该程序完成的功能是（）

A:与门

B:或门

C:异或门

D:非门

答案:异或门

下列关于VerilogHDL说法错误的是（）

A:VerilogHDL语言设计电路时，提供了多种层次抽象的描述

B:利用VerilogHDL设计数字系统，可以采取自顶向下的设计思想

C:VerilogHDL是世界上唯一的硬件描述语言

D:VerilogHDL的设计方法，因为其标准化，所以具有工艺无关性的优点

答案:VerilogHDL是世界上唯一的硬件描述语言

下面缩写表示可编程逻辑器件的是（）

A:PLDB:VLSIC:ASICD:EDA

答案:PLD

第二章测试

下列不属于数据流描述的特征的是（）

A:既可以描述组合逻辑电路又可以描述时序逻辑电路

B:使用连续赋值语句

C:用于描述组合逻辑电路

D:使用线网类型的变量

答案:既可以描述组合逻辑电路又可以描述时序逻辑电路

在结构化描述中，调用系统内部门的时候，端口的顺序是（）

A:输入在前，输出在后

B:顺序可以任意

C:只需要填写输入

D:输出在前，输入在后

答案:输出在前，输入在后

条件结构（比如if-else语句）和循环结构（比如for语句）可以用在（）

A:结构化描述

B:行为描述

C:其他选项均可以

D:数据流描述

答案:行为描述

下列关于测试平台的说法，正确的是（）

A:测试平台的作用是给出测试信号的变化从而得到输出以验证电路的功能

B:在测试平台中只能使用initial语句

C:在测试平台中可以不用调用被测模块

D:在测试平台必须给出输入输出端口

答案:测试平台的作用是给出测试信号的变化从而得到输出以验证电路的功能

在某测试平台中有如下语句：

initialbegintesta=0;

#10testa=1;

$stop;

end

下列说法错误的是（）

A:#50表示延时50个时间单位

B:initial语句用于变量的初始化

C:测试信号testa在上电时值为0，10个时间单位后变为1

D:$stop用于结束仿真过程

答案:$stop用于结束仿真过程

第三章测试

在VerilogHDL中，下列标志符不合法的是（）

A:9moon

B:Not_Stack_0

C:state0

D:signall

答案:9moon

关于VerilogHDL中的模块调用，下列说法错误的是（）

A:在模块调用时，必须严格按照模块定义的端口顺序来连接

B:在语句“Mydesigndesign(port1,port2)；”中，被调用的模块名称为Mydesign

C:在模块调用时，端口是两个模块联系的通道

D:在模块调用时，端口可以采用顺序相对应和形参实参相对应两种方式

答案:在模块调用时，必须严格按照模块定义的端口顺序来连接

下列VerilogHDL语句中，数据类型定义与注释矛盾的是（）

A:reg[0:3]myreg;//myreg为4位寄存器类型变量

B:reg[15:0]memory;//memory为16位寄存器类型变量

C:reg[1:5]areg;//areg为4位寄存器类型变量

D:wire[3:0]sat;//sat为4位线网类型变量

答案:reg[1:5]areg;//areg为4位寄存器类型变量

行为描述中被赋值的变量必须声明为（）

A:线网类型

B:参数类型

C:寄存器类型

D:均有可能波

答案:寄存器类型

下列不属于端口类型说明关键字的是（）

A:duplex

B:output

C:input

D:inout

答案:duplex

第四章测试

已知a=1’b1，b=3’b001，那么{a,b}=（）

A:3’b101

B:4’b0011

C:3’b001

D:4’b1001

答案:4’b1001

已知a=4’b11001，b=4’bx110，则下列计算正确的是（）

A:a&b=4’bxxxx

B:a&b=4’b0

C:a&&b=1’bx

D:a&&b=1’b1

答案:a&&b=1’bx

已知a=4’b1001，则执行下面的语句之后：

reg[5:0]f;

f=a＜＜2;

变量f的值为（）

A:6’b100111

B:6’b100100

C:6’b000100

D:6’b000111

答案:6’b100100

已知变量a、b和c的位宽均为4，且a、b的初始值分别为4’b1001和4’b1010，程序中有如下语句：

always@(aorb)

beginb＜=a;

c＜=b;

end

则在上电执行后，变量c的值为（）

A:4’b1001

B:4’b1010

C:4’bxxxx

D:4’b10xx

答案:4’b1010

关于阻塞性过程赋值和非阻塞性过程赋值，下列说法正确的是（）

A:阻塞性过程赋值采用“＜=”符号，非阻塞性过程赋值采用“=”符号

B:在VerilogHDL语句块内部，非阻塞性过程赋值的语句是并行执行的

C:描述时序逻辑电路时，建议采用阻塞性过程赋值

D:描述组合逻辑电路时，建议采用非阻塞性过程赋值

答案:在VerilogHDL语句块内部，非阻塞性过程赋值的语句是并行执行的

第五章测试

已知a=4’bx010，则执行下面语句后，

if(a＞2)out=1;

elseout=0;

out的值为（）

A:0

B:无法确定

C:1

D:x

答案:0

在下面的语句中，

always@(aorb)

if(a＞b)q＜=1;

信号q经过综合后会形成（）

A:门电路

B:锁存器

C:触发器

D:连线资源

答案:锁存器

某VerilogHDL的程序部分如下：

reg[7:0]areg;

always@(in)beginnum=0;

for(areg=in;areg;areg=areg＞＞1)

if(areg[0]==1)num=num+1;

end

若输入in=8’b10110011，则程序结束后，num的值为（）

A:2

B:4

C:5

D:3

答案:5

仿真时执行下面的初始化语句：

initialforever#30clk=~clk;

执行完成后，得到的clk信号为（）

A:周期为60的方波

B:周期为30的方波

C:一直为0

D:一直为x

答案:一直为x

某条件语句如下，已知变量count的值为4’b0011：

if(count＜5)out=1;

elseif(count＜7)out=2;

elseout=3;

则执行条件语句后输出out的值为（）

A:2

B:3

C:x

D:1

答案:1

第六章测试

若a=9，执行下面语句；

$display(“Currentvalue=%0b,a=%0d”,a,a);

显示的结果为（）

A:Currentvalue=1001,a=09

B:Currentvalue=1001,a=9

C:1001,9

D:Currentvalue=0b1001,a=0d9

答案:Currentvalue=1001,a=9

若时间尺度定义为：`timescale10ns/100ps，则下列说法正确的是（）

A:时间精度为10ns

B:时间精度为100ps

C:时间单位为1ns

D:时间单位为100ps

答案:时间精度为100ps

某VerilogHDL的程序部分如下：

always@(aorb)

out=a&b;

always@(borc)

out=b^c;

已知a、b、c和out的位宽均为1，且a=c=1’b0，b=1’b1，则（）

A:out=1’b1

B:1’bx

C:语法有误

D:out=1’b0

答案:语法有误

在VerilogHDL中，关于任务和函数，下列说法错误的是（）

A:任务和函数内部可以包含定时控制描述

B:一个函数至少需要一个输入，产生一个返回值

C:一个任务可以调用别的任务和函数

D:任务和函数的定义和调用都在一个模块内部

答案:任务和函数内部可以包含定时控制描述

某VerilogHDL的程序部分如下：

moduleexample(a,b,c,d,e);

inputa,b,c,d;

outputrege;

always@(*)

e=(a&b)^c;

endmodule

在该程序中，“*”号表示的敏感变量列表中的敏感变量包括（）

A:a,b

B:a,b,c

C:a,b,c,d

D:a

答案:a,b,c,d

第七章测试

QuartusⅡ作为一种可编程逻辑的设计环境，是由Xilinx公司开发的。（）

A:对B:错

答案:错

ModelSim是一款优秀的硬件描述语言仿真软件。（）

A:错B:对

答案:对

在QuartusⅡ软件环境中，新建项目之后采用VerilogHDL输入，应该选择新建的源文件类型是（）

A:AHDLfile

B:VerilogHDLfile

C:VHDLfile

D:EDIFfile

答案:VerilogHDLfile

在QuartusⅡ软件环境中，设置引脚端口的工具叫（）

A:AssignmentEditor

B:PinPlanner

C:Programmer

D:RTLSimulation

答案:PinPlanner

①功能仿真；②代码编写；③优化；④管脚配置

在QuartusⅡ设计工具中，可编程逻辑器件的设计流程为：原理图或HDL输入→综合→______→______→下载→硬件调试。空缺中应填的分别是（）

A:③⑤

B:②④

C:③①

D:①④

答案:①④

第八章测试

在VerilogHDL中，直接利用乘法运算符描述的乘法器，经过综合之后生成的乘法器属于（）

A:串行乘法器

B:移位相加乘法器

C:超前进位乘法器

D:并行乘法器

答案:并行乘法器

在VerilogHDL中，利用加法运算符可以描述并行加法器。现在要完成一个纯组合逻辑电路的加法器，下列描述正确的是（）

A:always@(aorb)

{cout,sum}=a+b;

B:always@(posedgeclk)

{sum,cout}=a+b;

C:always@(posedgeclk)

{cout,sum}=a+b;

D:always@(aorb)

{sum,cout}=a+b;

答案:always@(aorb)

{cout,sum}=a+b;

在VerilogHDL中，为了完成具有优先功能的四-二编码器（功能表如图所示），

部分程序如下：

always@(in3,in2,in1,in0)

________

4’b0001：{F1,F0}=2’b00;

4’b001x：{F1,F0}=2’b01;

4’b01xx：{F1,F0}=2’b10;

4’b1xxx：{F1,F0}=2’b11;

default：{F1,F0}=2’bxx;

endcase

空格处应填（）

A:casex({in3,in2,in1,in0})

B:casex(in3,in2,in1,in0)

C:case(in3,in2,in1,in0)

D:case({in3,in2,in1,in0})

答案:casex({in3,in2,in1,in0})

某VerilogHDL的程序如下：

moduletop(A,B,Con,out);

inputA,B,Con;

outputout;

assignout=(Con)?A:B;

endmodule

该程序描述的模块功能是（）

A:半加器

B:二选一的多路选择器

C:四选一的多路选择器

D:一位数值比较器

答案:二选一的多路选择器

在VerilogHDL中描述组合逻辑电路，下列说法错误的是（）

A:行为描述只能用来描述时序逻辑电路

B:如果知道电路输出的表达式，可以采用数据流描述

C:数据流描述只能用来描述组合逻辑电路

D:如果知道电路原理图，可以采用结构化描述

答案:行为描述只能用来描述时序逻辑电路

第九章测试

关于时序逻辑电路的描述，下列说法正确的是（）

A:描述时序逻辑电路的功能时，既可以采用initial语句，也可以采用always语句

B:时序逻辑电路中的触发器若没有初始化，则其值为不定值

C:时序逻辑电路的描述中，赋值语句一定要采用非阻塞性过程赋值

D:对于时序逻辑电路的描述，电平触发和边沿触发的效果一样

答案:时序逻辑电路中的触发器若没有初始化，则其值为不定值

下列表示采用时钟上升沿触发且低电平异步复位的代码描述是（）

A:always@(posedgeclkorposedgerst)

if(rst)out＜=0;

B:always@(posedgeclkornegedgerst)

if(!rst)out＜=0;

C:always@(posedgeclkorrst)

if(!rst)out＜=0;

D:always@(posedgeclkornegedgerst)

if(rst)out＜=0;

答案:always@(posedgeclkornegedgerst)

if(!rst)out＜=0;

某VerilogHDL的分频器程序部分如下：

reg[3:0]count;

always@(posedgeclkornegedgerst)

if(!rst)count＜=0;

elseif(count==9)count＜=0;

elsecount＜=count+1;

assignnewclk=count[3];

若系统时钟clk的频率为50MHz，则分频后的时钟newclk的频率为（）

A:6.25MHz

B:3.125MHz

C:12.5MHz

D:25MHz

答案:3.125MHz

某VerilogHDL的计数器程序部分如下：

reg____count;

always@(posedgeclkornegedgerst)

if(!rst)count＜=0;

elseif(count==_____)count＜=0;

elsecount＜=count+1;

为了完成模24（从0数到23）的计数，上面程序的空格处应该填（）

A:[5:0]和6’b24

B:[4:0]和5’b11000

C:[4:0]和5’b10111

D:[4:0]和5’b23

答案:[4:0]和5’b10111

某VerilogHDL的程序部分如下：

reg[3:0]shift;

always@(posedgeclkornegedgerst)

if(!rst)shift＜=4’d8;

elseshift＜={shift[2:0],shift[3]};

复位之后，shift的初始值为4’d8，然后经过三次移位操作，shift的值为（）

A:4’d8

B:4’d1

C:4’d4

D:4’d2

答案:4’d4

第十章测试

Moore类型的有限状态机的输出不仅取决于当前的状态，还与当前的输入有关。（）

A:对B:错

答案:错

有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。（）

A:对B:错

答案:对

有限状态机描述的步骤包括：

①模块定义和输入输出端口声明；②编写always语句；

③选择合适的状态编码；④定义状态寄存器变量；

正确的描述顺序是（）

A:①④②③

B:①②③④

C:①④③②

D:①③②④

答案:①④③②

下列不属于有限状态机的优点的是（）

A:有限状态机容易构成性能良好的同步时序逻辑模块

B:在高速运算和控制方面，有限状态机比一般的CPU有优势

C:利用有限状态机设计的电路具有最佳的速度和功耗

D:有限状态机设计方案相对固定，结构模式简单

答案:利用有限状态机设计的电路具有最佳的速度和功耗

为了完成如下图所示的状态机：

在状态机的程序编写过程中，采用自然码编码和独热码编码，定义的状态寄存器变量的位宽通常分别为（）

A:2位、4位

B:4位、4位

C:4位、5位

D:2位、5位

答案:2位、4位

第十一章测试

关于电路的逻辑综合，下列说法错误的是（）

A:编写VerilogHDL代码的时候，要保证采用的语句的可综合性

B:编写VerilogHDL代码的时候，要注意培养可综合风格的代码编写方式

C:综合可以验证电路的功能是否正确

D:在综合前后，要进行仿真

答案:综合可以验证电路的功能是否正确

在编写高效的VerilogHDL程序的过程中，需要考虑提高资源利用率减少功率（即面积优化），以及提高运行速度（即速度优化）。下列属于面积优化的是（）

A:资源共享

B:设计同步电路

C:设计并行电路D:流水线设计

答案:资源共享

某VerilogHDL的程序部分如下：

always@(aorborc)

if(a==b)d=c;

elseif(a&~b)d=~c;

该程序经过综合生成电路，下列说法不正确的是（）

A:为了避免锁存器的产生，需要定义条件语句的所有可能的选项

B:该部分语句经过综合生成的电路是纯组合逻辑电路

C:该部分语句经过综合将产生锁存器

D:if-else语句经过综合之后一般生成二选一的多路选择器

答案:该部分语句经过综合生成的电路是纯组合逻辑电路

在VerilogHDL中，有些语句可综合，有些语句不可综合，下列属于可综合语句的是（）

A:初始化语句initial

B:没有书写default选项的case语句

C:延时描述语句，比如#50

D:循环次数不确定的循环语句

答案:没有书写default选项的case语句

对行为描述always语句块的说法中，正确的是（）

A:利用电平触发的方式可以描述组合逻辑电路，且建议采用阻塞性过程赋值

B:边沿触发的方式用来描述时序逻辑电路，将生成锁存器结构

C:可以在两个或两个以上的always语句块中对同一个变量赋值

D:边沿触发方式中，对同一个时钟，可以同时混合使用其上升沿和下降沿

答案:利用电平触发的方式可以描述组合逻辑电路，且建议采用阻塞性过程赋值

第十二章测试

在数字系统设计的过程中，设计者首先对所设计的系统要有一个全面的理解，然后从顶层开始，连续地逐层向下分解，直到系统的所有模块都小到便于掌握为止。这种方法叫做自底向上的设计实现。（）

A:对B:错

答案:错

在数字系统设计的过程中，完成各个子模块的编程之后，还需要编写一个模块，该模块含有所有子模块的连接关系的信息，一般称为顶层模块。（）

A:对B:错

答案:对

在动态扫描显示电路中，不需要用到的电路模块是（）

A:选择器模块

B:七段显示译码模块

C:循环移位扫描模块

D:编码器模块

答案:编码器模块

在一般的只读存储器模块中，除了时钟、复位、读写控制端口和数据输出端口外，还必须有（）

A:置位端口

B:地址输入端口

C:数据输入端