基于malab的数字调制解调电路的设计与仿真

基于malab的数字调制解调电路的设计与仿真

在恒参信道的传输中，通常需要高的功率利用率和频率利用率，以克服相位模糊问题。因此，传统的数字差分处理方法通常会选择单元式数字差分。对于二进制数字差分相位的调制和解调,传统方法是用计算机仿真实现,难以实用化;或者用分立元器件或小规模集成电路完成,因而速率慢,灵活性差。CPLD是复杂可编程逻辑器件的简称,它是20世纪90年代初期出现的高密度可编程逻辑器件,采用E2CMOS工艺制作,一般由3种可编程电路组成,即可编程逻辑宏单元、可编程输入/输出单元和可编程内部连线。它可利用EDA技术中的MAX+PLUSⅡ作为开发工具,将设计的电路图或硬件描述语言编写的程序综合成网表文件写入其中,制成ASIC芯片。利用CPLD的突出优点设计的2DPSK调制解调电路集成度非常高,数据速率快,同时具有较大的灵活性和实用性。22DPSK调制解调的原理数字相位调制又称为移相键控,它是利用载波相位的变化来传送数字信号的,通常又可把它分成绝对移相(BPSK)和相对移相(DPSK)。所谓绝对移相是利用载波相位的绝对数值来传送数字信息,例如二相相移键控(也称2PSK)。把数字信息“1”和“0”分别用载波的相位0和π这两个离散值来表示,其表达式为S(t)=Acos[ωct+θ(t)](1)S(t)=Acos[ωct+θ(t)](1)式中,θ(t)取值0或π是由数字信息比特取“1”或“0”决定,即0相代表数字信息“1”,π相代表数字信息“0”。所谓相对移相是利用数字信息前后相邻码元的相对载波相位差来决定载波的相位。例如2DPSK,如果相位差用ΔФ来表示,则可用ΔФ=0代表数字信息“1”,ΔФ=π代表数字信息“0”。相对移相可以用绝对码的相对移相来形成,亦可以用相对码的绝对移相来形成。由于绝对移相BPSK在相干解调时存在相位模糊问题(0,π相模糊),在实际应用中很少采用,而广泛使用二相差分移相键控DPSK,即2DPSK。实现2DPSK调制器的方法很多,最常用的有环型调制器法、模拟乘法器法和相位选择法。若采用相位选择法实现2DPSK,2DPSK已调信号是根据输入数据序列取值“1”或“0”,相应的载波相位取“0”或“π”两种状态。相位选择法实现的2DPSK调制器原理框图如图1所示。图1中,先对输入的二进制数字基带信号an进行差分编码,即把表示数字信息序列的绝对码变换成相对码(差分码)bn,然后再根据相对码进行绝对调相,从而产生二进制差分移相键控信号(即2DPSK信号)。差分码可取传号差分码或空号差分码。其中,传号差分码的编码规则为bn=an⊕bn−1(2)bn=an⊕bn-1(2)式中:⊕为模2加;bn-1为bn的前一码元,最初的bn-1可任意设定。式(2)称为差分编码(码变换),即把绝对码变为相对码。差分编码(码变换)的逆过程称为差分译码(码反变换),即:an=bn⊕bn−1(3)an=bn⊕bn-1(3)2DPSK的解调有相干解调加码反变换法(极性比较法)和差分相干解调(相位比较法)。相干解调加码反变换法解调框图如图2所示。图2所示框图的解调原理是:对2DPSK信号进行相干解调,恢复出相对码bn,再经过码反变换器变换为绝对码,从而恢复出发送的二进制数字信息。在解调过程中,由于载波相位模糊性的影响,使得解调出的相对码也可能是“1”和“0”的倒置,但经差分译码(码反变换)得到的绝对码不会发生任何倒置的现象,从而解决了载波相位模糊性的问题。3利用CPLD实现的2DPSK调制解调电路3.1利用CPLD实现的2DPSK调制电路基于CPLD设计的2DPSK调制电路如图3所示。图3所示的2DPSK调制电路引脚关系为:引脚clk表示数据时钟输入,引脚an表示信码数据输入,引脚ak表示数据时钟clk二分频的反相输出,引脚bk表示数据时钟clk二分频的输出,引脚ck表示数据时钟clk八分频的输出,引脚bn表示信码数据输入在同步时钟的作用下差分编码输出,引脚en表示信码数据输入在同步时钟的作用下差分编码bn前一码元输出,引脚2dpsk表示信码数据输入在同步时钟的作用下二相差分移相键控信号输出。图3所示电路器件均可从MAX+PLUSⅡ器件库中调用。其中八分频电路调用3个D触发器,3个非门组成;差分编码电路调用1个二异或门和1个D触发器组成;二相选相电路调用1个2线-1线多路复用器21mux组成。调制电路在MAX+PLUSⅡ平台上编译、仿真通过后,打包产生2dpskb组件。3.2利用CPLD实现的2DPSK解调电路基于CPLD设计的2DPSK解调电路如图4所示。图4所示的2DPSK解调电路引脚关系为:引脚bk表示数据时钟输入,引脚2dpsk表示二相差分移相键控信号输入,引脚am表示信码数据输出。电路器件从MAX+PLUSⅡ器件库中调用。其中四分频电路调用2个D触发器和2个非门组成;相干解调电路调用异或门组成;差分译码电路调用1个D触发器和1个异或门组成。解调电路在MAX+PLUSⅡ平台上编译、仿真通过后,打包产生2dpsky组件。3.3利用CPLD设计的2DPSK调制解调电路将设计的2DPSK调制电路“2dpskb”组件和解调电路“2dpsky”组件连接在一起,为了仿真实验方便,信码数据输入采用四级伪随机码电路——从MAX+PLUSⅡ器件库中调用4个D触发器、2个异或门和一个四或非门,解调电路中位定时恢复电路产生的数据时钟直接采用2dpsk调制电路数据时钟,调制解调电路直接相连,组成的2DPSK调制解调电路如图5所示。2DPSK调制解调电路的引脚关系为:引脚clk表示数据时钟输入,引脚ak表示数据时钟clk二分频的反相输出,引脚bk表示数据时钟clk二分频的输出,引脚an表示四级伪随机码电路数据输出,引脚bn表示四级伪随机码电路数据输入在同步时钟的作用下差分编码输出,引脚en表示四级伪随机码电路数据输入在同步时钟的作用下差分编码bn前一码元输出,引脚2dpsk表示信码数据输入在同步时钟的作用下二相差分移相键控信号输出,引脚am表示在同步时钟的作用下二相差分移相键控信号解调输出。4实验结果利用MAX+PLUSⅡ开发工具进行编译和仿真,2DPSK调制解调电路仿真波形如图6所示。图6中“CLK”表示输入时钟,“ak”表示数据时钟clk二分频的反相输出,“bk”表示表示数据时钟clk二分频的输出,“an”表示四级伪随机码电路数据输出,bn表示四级伪随机码电路数据输入在同步时钟的作用下差分编码输出,“en”表示四级伪随机码电路数据输入在同步时钟的作用下差分编码bn前一码元输出,“2dpsk”表示信码数据输入在同步时钟的作用下二相差分移相键控信号输出,“am”表示在同步时钟的作用下二相差分移相键控信号解调输出。图6仿真结果表明:2DPSK调制电路能正确选相,解调电路输出数据在延时约800ns后,与2DPSK调制输入数据完全一致。然后,将综合后生成的网表文件通过ByteBlaste下载电缆,以在线配置的方式下载到CPLD器件EPM7128SLC84-15中,从而完成了器件的编程。上电后,在输入端加入数据时钟,用数字存储示波器测试调制解调电路输出,实测结果完全正确,表明达到了设计要求。5结论本文利用CPLD器件,设计出的2DPSK调制解调电路,利用了EDA技术中的MAX+PLUSⅡ作为开发工具