空间电磁环境中的干扰与抑制

空间电磁环境中的干扰与抑制

空间电磁环境日益复杂随着现代科学技术的发展，电气和电子设备的数量和类型不断增加，空间电脑化环境变得越来越复杂。一方面,在这种日益复杂的空间电磁环境中,如何减少相互间的电磁干扰,使各种设备正常运转,是一个急待解决的问题;另一方面,恶劣的电磁环境还会对人类和生态产生不良影响。因此,日趋复杂的电磁环境对电子设备的电磁兼容性要求越来越高。随着计算机技术的发展和大规模集成电路的出现,数字电路应用越来越广泛。数字电路中元件的数量及种类不断增加,线路排布日趋复杂,信号工作频率和功率越来越高,这一切都导致空间电磁环境日益复杂。而且和同模拟电路不同的是数字电路不会缓慢降级,而是发生瞬态跳变,造成对电磁环境的极大污染,是电磁环境的主要污染源。所以,如何减少数字电路各部分的电磁干扰,使其能够安全有效地工作,越来越引起人们的重视。干扰传播路径电路中,形成干扰的基本因素有三个:(1)干扰源,指产生干扰的元件、设备或信号,用数学语言描述如下:du/dt,di/dt大的地方就是干扰源。如:雷电、继电器、可控硅、电机、高频时钟等都可能成为干扰源。(2)传播路径,指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传播路径是通过导线的传导和空间的辐射。(3)敏感器件,指容易被干扰的对象。如:A/D、D/A变换器,单片机,数字IC,弱信号放大器等。抗干扰设计的基本原则:抑制干扰源,切断干扰传播路径,提高敏感器件的抗干扰性能。干扰数字路的生成1.信号的编码:号大多数的数字电路都在矩形波信号下工作。事实上,我们最关心的就是两种波形。一种是梯形波信号,一种是可以用三角波近似表示的脉冲。通常情况下,这些信号波形都可以用对称波形来表示。我们可以通过傅立叶变换可以给出这些信号的频域表示。由傅立叶理论,我们知道任何一周期信号都可以用为基频的倍频的一系列正弦,余弦信号来表示。由此,我们得到了一系列非常有用的结论。1折射时间tr一个脉冲峰值可以用一个对称的三角形波近似表示。我们以一个上升时间为Tr,下降时间为Tf,周期为T的三角波为例。这样的一个波形通常在在HS-CMOS转换中产生。我们由分析可知:幅度在转折频率之前一直不变,之后以20dB/decade下降。转折频率由上升时间Tr如果我们假定一个信号:周期为50ns,上升时间为1.5ns,使用以上的分析结果,我们将得到:F0=20MHZF1=210MHZ因此,我们可以看出:在转折频率之前都有振幅等同于基频的明显谐波。而如果上升时间为3ns,那么转折频率为106MHZ,也就是说谐波的幅度将从106MHZ开始下降而不是从210MHZ。这样产生的谐波将明显减少。2上升时间和快速转换产生的谐波以一个有周期T,上升时间Tr,下降时间Tf以及脉冲宽度w的梯形波为例。在它的频谱图中有两个拐点F1和F2。在第一个拐点F1处,幅度以20dB/decade下降。在第二拐点,以40dB/decade下降。其中,基频由周期决定,第一个拐点由F1决定,第二个拐点由上升时间决定。如果我们假定信号,周期为100ns,上升时间为3ns,脉宽为50ns。可以看出,F0比F1要高。而如果时钟上升时间为15ns,那么,也就是说,如果上升时间较长,在21MHZ之后将不会有明显谐波。这样所产生的干扰将会少得多。除激励信号外,也会有其它的干扰信号,这些干扰信号是由系统附近的干扰源产生的,分析这些干扰源对数字系统的影响,必须确切了解它们产生的干扰信号的频谱构成。干扰源产生的干扰信号的波形可通过测量获得,而其频谱通过傅立叶变换求出。本文采用快速傅立叶变换(FFT)求信号频谱,干扰信号对数字系统的影响可通过求系统响应的方法求出,先求干扰信号的频谱,再求设备的频率响应。最后通过快速傅立叶逆变换求信号的时域响应,此即为干扰信号对系统内设备的影响,和激励信号相同,必须要减少干扰信号的谐波。从以上分析,我们可以总结出:短的上升时间和快速转换会产生丰富谐波,这是对电路的极大干扰,会发生许多误动作。因此,电路设计者来必须在设计过程对此加以很好控制,应该使信号上升时间在允许的范围内尽量长,从而使其产生的干扰最小。2.时钟电路的设计时钟电路在数字电路中占有重要地位,同时时钟电路也是产生电磁辐射的主要来源。一个具有2m上升沿的时钟信号辐射能量的带宽可达160MHz,其可能辐射带宽可达十倍频即能达到1.6GHZ。因此,设计好时钟电路是保证达到电子系统辐射指标的关键。数字电路离不开时钟频率,而组成时钟振荡器的关键部件是晶体振荡器,振荡器的输出电磁兼容数字电路设计电压通常在5—12v之间,但其振荡频率的谐波频谱分量却非常丰富,部分谐波的能量可与基波能量相等。由于时钟电路产生的时钟信号一般都是周期信号,其频谱是离散谱离散谱的能量集中在有限的频率上,因此是电磁辐射的主要因素。又由于系统各部分的时钟信号多由同一时钟分频,倍频得到,它们的谱线之间也是倍频关系,会重叠在一起,从而增大辐射的幅值。所以,时钟电路是一个非常大的辐射污染源。低电平逻辑器件的选择问题对一个数字电路设计人员而言,他必须充分地意识到逻辑器件的辐射性和抗扰性。在数字电路设计过程中,选择合适的器件及其封装形式,可大大减少电磁的交叉干扰。从电磁兼容角度来讲,如果低速部件能满足要求,应尽量选择低速部件而不是高速部件。为了使干扰信号的频谱含量减至最小,只要有可能就选择低电平逻辑部件。由逻辑器件的性能可知,某些逻辑类型具有较高的噪声抗扰性和较高的电压幅度。它们因此而具有了更高的抗EMI性。但是,它们同时也是更大的噪声发射源。这是因为它们有更高的电压幅度,从而拥有了更大的能量改变率。我们可以用输出电压和上升时间的比来衡量这一特性。可以看出:有较高电压幅度同时又有较快上升时间的逻辑器件并不是我们的最佳选择。这个问题当遇到混合电路时会变得更加复杂。我们知道,当有混合电路时,电路的抗扰性降低了。这是因为:逻辑部件之间难以完美匹配。我们分析TTL,CMOS和ECL。当TTL芯片和CMOS芯片兼容时,设备可能就无法可靠工作。另一方面,由于ECL的高速,较低的电压,它通常无法和其他类型兼容。因此,ECL和其他类型混合的情况应注意避免。2.降频率振荡选择数字电路中的最高频率通常发生在时钟产生器中。时钟信号大多通过分频传到其它电路。习惯上把振荡器和放大器并入微处理器中,以便只需外接无源器件(晶体、电容和电阻)。为了进一步降低时钟振荡的影响,一些CPU还采取了降频率设计。电容应紧靠晶体放置,同时这些元器件应尽可能靠近相应的IC。为了尽可能减少干扰,通常在选择晶体振荡器时,选择基频振荡器,而不选择倍额振荡器。这是因为选择基频振荡器类型的部件在与电路组成振荡回路后,其高频分量少,且能量极小。而采用倍频振荡器类型的部件,由于振荡器本身的固有振荡频率是由倍频成分构成的,因此,它的高频分量极为丰富。此外不管采用哪种类型的振荡器,都希望它的基波和谐波辐射尽可能小,最有效的方法是在晶体振荡器为两只引出端上套上具有合适的锐截止特性的磁珠。并在其一个端子到地之间跨接片式干扰抑制器。必要时将振荡器的外封装盒(金属部分)用尽可能短的连线就近接地