集成电路 CMOS逻辑-廖付友

集成电路CMOS逻辑讲解人：廖付友时间：2013年11月12日课程：嵌入式系统设计2ReviewClicktoeditMastertitlestyle2●最早的IC使用双极型工艺；●20世纪70年代出现了金属栅n沟MOS（nMOS或NMOS）工艺；●20世纪80年代初，晶体管中的铝栅被多晶硅所替代，多晶硅作为栅材料的引入使得在同一IC上很容易制造n沟MOS和p沟MOS两种类型的晶体管，这就是CMOS技术——即互补型MOS（CMOS,complementaryMOS）工艺技术的主要改进。CMOS与NMOS相比，其主要优点是功耗低，且多晶硅栅使生产工艺更为简单，便于器件尺寸按比例缩小。COMS逻辑3图2.1作为开关的CMOS晶体管COMS逻辑4图2.2CMOS逻辑与非门或非门5CMOS晶体管Contents1CMOS设计规则组合逻辑单元时序逻辑单元数据通路逻辑单元234567I/O单元8硅编译器/单元编译器CMOS工艺*61CMOS晶体管CMOSTransistorsNMOS立体图AluminumPolysilicon71CMOS晶体管

NMOS的导电机理耗尽区——导电沟道的形成(Vgs>Vtn)——Ids形成(Vds>0)NMOS管的第四端体(bulk－阱或衬底)与地相接，使二极管反偏。L＝2Tox=100angstroms(0.01ummicron)81CMOS晶体管漏-源电流为：（线性工作区）常数是工艺跨导系数（或本征跨导）：定义晶体管增益因子为：因子W/L（晶体管宽度除以长度）是晶体管的沟道宽长比。对于来说，漏极电流IDS基本保持不变，其中（2.12）（2.9）91.2速度饱和

IC设计的特征尺寸（λ）：生产过程中光刻所能达到的最小尺寸。微米技术：

λ≥1μm亚微米技术：1μm﹥λ≥0.5μm深亚微米：λ﹤0.5μm亚0.1μm：λ≤0.1μm对于深亚微米晶体管，由公式（2.12）计算出的漏-源电流会过高，主要有三个原因:首先，阈值电压不是常数；其次，沟道实际长度短于所设定的长度；第三，在高电场时，公式会失效。此时，电子运动速度饱和，漏电流与晶体管沟道长度无关。101.3逻辑电平

n-沟道晶体管提供强“0”，但弱“1”。111.3逻辑电平

P-沟道晶体管提供强“1”，但弱“0”。

有时称弱“0”和“1”为退化的逻辑电平。在CMOS工艺中，可以同时采用这两种晶体管形成强“0”逻辑电平和强“1”逻辑电平。122CMOS工艺IC制造：1.生长单晶硅。2-3制作晶圆片。4.高温炉中生长二氧化硅层。5.涂液体光刻胶。6.掩模曝光。7.显影后的芯片截面。8.刻蚀氧化层。9-10离子注入。11.去胶。12.去氧化层。每层都得重复步骤4-12(CMOS工艺一般重复12-20次)。132.2CMOS反相器PolysiliconInOutVDDGNDPMOS2lMetal1NMOSContactsNWell142.2CMOS反相器ItsLayoutViewConnectinMetalSharepowerandgroundAbutcells153CMOS设计规则Diagram1Diagram3Diagram4物体之间的箭头表示最小间隔显示物体尺寸的箭头表示最小宽度规则（3.1）是多晶的最小宽度IC工艺前段：前段流水线（1-6）；后端：金属互联和过孔（7-9,14-15）；焊盘层和玻璃层：（10）。公司一般会有两套设计规则：1套用法则，另1套用微米。163CMOS设计规则Diagram1Diagram3Diagram4174组合逻辑单元在CMOS设计中，AOI和OAI是两种非常有效的逻辑结构：Z=(A·B+C·D+E)'或Z=AOI221(A,B,C,D,E)与-或-非（AOI,AND-OR-INVERT）或-与-非（OAI,OR-AND-INVERT）组合逻辑电路与时序逻辑电路？Z=OAI321(P,Q,R,S,T,U)?184.1推进反相符调整晶体管的尺寸，使n-沟和p-沟管组具有有相同的驱动能力。在CMOS中用称作管组的晶体管串-并网络组成单元级可构成AOI和OAI逻辑单元。图示为n-沟道和p-沟管组的过程。这里以AOI221单元为例。首先构建双图形符，此时根据deMorgan理论把反相符（圆圈）“推”至输入端。再通过晶体管串-并组合建立n-沟和p-沟管组。194.1推进反相符以下是构建单级组合CMOS逻辑单元的步骤：

1.在最后的单元加反相符（圆圈）画一个简略的图符（反向符-输出原理图）。用deMorgan理论（NAND是具有反相输入的OR，以及NOR是具有反向输入的AND）将反相符推回到输入端（这为双图形符或反相符-输入原理图）。

2.从反相符-输入图可组成n-沟管组：OR转换为并行连接，AND转换为串行连接。如输入端有一个反相符，就需要用1个反相器。

3.使用反相符-输入图可组成p-沟管组（省略了输入端的反相性—p沟晶体管栅端的反相符会计及这些因素）。如输入端没有圈，就需要用反相器（这些将于反相符-输出图中有反相符的输入栅端相同）。这两种管组是对偶的。n-沟管组实现强“0”功能，而p-沟管组提供强“1”功能。最后的步骤是通过晶体管尺寸来调整逻辑单元的驱动强度。204.2驱动强度通常，我们调整反相器中n-沟道和p-沟道晶体管的尺寸比例，使两种类型晶体管有相同的电阻或者驱动强度,也就是要使。

p=pEox/tox(Wp/Lp)

n=nEox/tox(Wn/Ln)2/11/1一般，

n＝1～2倍

p●沟道宽长比为W1/L1

和W2/L2

的两个并联的晶体管等效于1个(W1/L1+W2/L2)/1晶体管。例如，2/1与3/1并联为5/1。●沟道宽长比为W1/L1

和W2/L2

的两个晶体管串联等效于1个1/(L1/W1+L2/W2)晶体管。例如，3/1与3/1串联等效于1/((1/3)+(1/3))或3/2。

库中的逻辑单元具有不同的驱动强度。一般将最小尺寸的反相器称为1X反相器。常以几何比例衡量驱动强度，所以就有1X、2X、4X和8X或更高驱动强度的单元。逻辑单元的驱动强度常用做后缀。例如：INVX1或INVD1，INVX2等。214.3传输门（TG）CBIGVBIG+CSMALLVSMALLVF=––––––––––––––––––––––––––––

CBIG+CSMALL

如果A点起始电压是VSMALL，Z点起始电压是VBIG，当闭合TG（S=‘1’）时，节点A和Z的最终电压为：设想从节点A驱动‘0’到节点Z，假定CBIG=0.2pF，CSMALL=0.02pF,VBIG=0V,VSMALL=5V;则有：大电容迫使节点A接近于“0”电平，这不是我们希望的结果！！ 这种问题称为电荷分配问题（chargesharing）所以与全定制设计不同，一般在ASIC设计中，会尽量避免使用传输门。

224.3传输门MUX是可行的，但是如果级联MUX则有潜在的电荷分配问题。多数的ASIC库使用反相器对输出进行缓冲，用这一更保险的方法建立MUX单元时，MUX也随之反相。为了得到可靠地非反相MUX，在输入和输出之间加缓冲需12个晶体管或者3个等效门。使用标准逻辑单元实现反相MUX。有输出缓冲器的反相MUX非反相缓冲器的MUX2.5个门235时序逻辑单元

VLSI设计中，有两种主要的时钟控制方法：多相时钟或单相时钟以及同步设计。后一种方法的主要优点是：（1）允许设计的自动化，（2）安全，（3）允许供应商签收（保证ASCI能按仿真的结果工作）。在选择时钟控制方案时，同步设计的这些优点（尤其最后一点）胜过所有其他方法，绝大多数ASIC都采用严格的同步设计方法。245.1

锁存器为了强调锁存器和触发器之间的区别，有时将锁存器时钟输入端看成使能端。只要电源开着，记忆环路状态就保持着，这称之为静态锁存器。时序逻辑单元因有存储和记忆的特性而区别于组合逻辑单元。单元架构当CLK为高时透明传输当CLK为低时锁存255.2触发器加入反相器作为缓冲输出

图示为由两个D锁存器构成的触发器：主从式结构的D触发器。在触发器设计中，存储节点S有缓冲，时钟至Q端的延迟比至QN端得延迟少一个反相器的延迟。

主、从锁存器的组合在时钟的下降沿可获取或采集D输入端信号，其特性完全不同于锁存器。此波形显示触发器的工作状况，并图示了建立时间（tSU）,保持时间（tH）和时钟至Q端的传输延迟时间（tPD）的定义。必须在有效时钟沿前的时间tSU内保持数据稳定，并在有效时钟沿后的时间tH内保持数据稳定。265.3时钟控制反相器可用时钟控制的反相器代替锁存器和触发器中的反相器-TG对。由反相器和TG串联组合得到的时钟控制反相器反相器加上传输门TG反相器和TG中的电流可允许断开反相器中晶体管间的连接断开连接后形成时钟控制反相器常用符号除了时钟控制反相器的版图设计容易外，不太有余地选择不同的实现方法276数据通路逻辑单元加法器：

SUM=A⊕B⊕CIN=SUM(A,B,CIN)=PARITY(A,B,CIN)

COUT=A·B+A·CIN+B·CIN=MAJ(A,B,CIN)4位数据通路串行加法器数据信号A、B和S走横向m1金属层控制信号CIN和COUT走纵向m2层像以这样的方式来对数据线和控制线进行布局称为“数据通路”。ADD模块为数据通路单元全加器4位加法器采用2层金属的版图数据通路版图求和使用奇偶校验功能（‘1’即输入中‘1’的个数为奇数）进位输出OUT采用3中取2的择多功能（‘1’即输入中‘1’的个数为多数）286数据通路逻辑单元数据通路结构与标准单元（CBIC）和门阵列（MGA）之间的区别：对CBIC和MGA来说，单元都是以行排在一起，行内的单元排列是无规则的；数据通道版图中单元的排列，是有规划的：

1）对于每一位产生可预测的基本相同的延迟

2）在单元内就可以建立单元之间的互连（如COUTi>>CINi+1位）数据通道版图的缺陷： 数据通道单元设计更复杂；数据通道版图对软件的要求更复杂；296.1数据通路元件

图示为加法器典型的数据通路符号(在ASIC库中，人们很少使用IEEE标准)。有一划的粗线(1.5线宽)表示数据总线，普通线(0.5线宽)表示控制信号。有些原理图的数据通路符号仅包含数据信号而忽略控制信号——必须记住这些控制信号。溢出OV=XOR(COUT[MSB]),COUT[MSB-1]),例7+7，-7-7306.2加法器

我们可以按照产生信号G[i]和传送信号P[i]讨论加法：

其中C[i]是从i级来的进位输出信号，同时也是第i+1级的进位输入。因此C[i]=COUT[i]=CIN[i+1]。在形成进位的时候，不要将两种方法相混淆，因两种方法中的传送信号P[i]是不相同的。当A[i]B[i]=1时，C[i]=1，即产生一个进位，故C[i]又称为进位产生函数当A[i]B[i]=0时，P[i]=1时，C[i]=C[i-1]，即将进位输入传递到进位输出，故P[i]又称为进位传递函数316.2加法器

图示为常规的RCA。n位RCA的延迟与n成正比，并由进位信号通过各级的传送所限制。用“快速通过”反向符对将AND门及OR门变成快速的2输入NAND可减小延迟。

如何构成和使用数据通路元件。人们可从库中使用预先设计好的单元或自己使用电路图或设计语言由逻辑单元进行构建。

行波进位加法器（RCA,RippleCarryAdder）326.2加法器C[i]=A[i]·B[i]+P[i]·C[i–1](2.46)或者C[i]=(A[i]+B[i])·(P[i]’+C[i–1])(2.47)进位信号的方程式可用两种不同方式书写：P[i]’

=NOT(P[i])奇数级

偶数级

C1[i]’=P[i]·C3[i–1]·C4[i–1]

C3[i]’=P[i]·C1[i–1]·C2[i–1](2.48)C2[i]=A[i]+B[i]

C4[i]’=A[i]·B[i]

(2.49)C[i]=C1[i]·C2[i] C[i]=C3[i]’+C4[i]’

(2.50)(到零级的进位输入时

C3[–1]=C4[–1]='0')C[i]=(A[i]+B[i])·(P[i]’+C[i–1])(2.47)

=(A+B)(AB+/A/B+Ci-1)=AB+ACi-1+AB+BCi-1=AB+ACi-1+BCi-1C[i]=C1[i]·C2[i]=P[i]C3[i–1]C4[i–1](A[i]+B[i])

=(P[i]’+C3[i-1]’+C4[i-1]’)(A[i]+B[i])

=(P[i]’+C[i–1])(A[i]+B[i])336.2加法器A[i]B[i]C[i-1]S[i]P[i]C[i]A[i+1]B[i+1]S[i+1]C[i+1]C2[i-1]C1[i-1]C[i-1]S[i]C4[i]C3[i]S[i+1]A[i+1]B[i+1]用nand代替and速度较快传统的RCA经改进的RCA，进位链只用了两级NAND2奇数级和偶数级加法器采用了不同的逻辑偶数级奇数级C[i]=C2[i+1]C1[i+1]A[i]B[i]346.2加法器进位保留型加法器S1[i]=CIN（进位保留）S2[i]=A1[i]⊕A2[i]⊕A3[i]

＝PARITY(A1[i],A2[i],A3[i])

COUT=A1[i]·A2[i]+[(A1[i]+A2[i])·A3[i]]

=MAJ(A1[i],A2[i],A3[i])

CSA

单元中：二进制反码或补码的算术溢出信号OV在每级CSA中，将进位保留直接传递，再参与下一级CSA的Parity和Maj的运算，这样没有了进位的延迟，使每一级CSA都有相同的延迟。FIGURE（a）CSA单元;（b）4位CSA;(c)CSA符号；（d）(e)四输入（每个输入n位）CSA，使用两个CSA单元和一个RCA单元（结构图、版图）(f)

，(g)

使用流水线方案的n位、四输入加法器356.2加法器RCA的各种进位链RCA的问题在于：各级必须等待前一级的进位输出，所以有各种加速进位的 进位链结构，如旁路进位链CBA、跳跃进位链CSA、超前 进位链CLA等。CLA——CarryLookheadAdder：这种超前进位链没有进位的等待问题，但在电路的实现方面不规则，Brent-Kung加法器可以增加进位设计的规则性。C[1]=G[1]+P[1]·C[0]=G[1]+P[1]·(G[0]+P[1]·C[–1])=G[1]+P[1]·G[0]C[2]=G[2]+P[2]·G[1]+P[2]·P[1]·G[0]C[3]=G[3]+P[2]·G[2]+P[2]·P[1]·G[1]+P[3]·P[2]·P[1]·G[0]366.3乘法器

图示为六位阵列乘法器。最后可留下30个加法器的不对称CSA阵列。n位阵列乘法器的延迟与n成正比再加上CPA的延迟。可从两项着手提高乘法器的性能，部分积的数目和部分积的加法。377I/O单元OE＝0M1、M2高阻，IOpad做输入用OE＝1IOpad＝DATAout三态双向输出缓冲器M1、M2必须驱动片外的大负载；假设：C负载＝200pf，在5ns内将其电平由0充到5V；则：晶体管的输出电流

Ids=C*dv/dt=200X10-12*(5/5*10-9)=200mA387I/O单元这么大的输出电流，也必定流经电源，将增加功耗；同时由于封装的原因导致电感的存在。假设：电源电感＝2nH，电流在5ns内由0变到1A（该电源线上连着32个I/O单元，每个转换需30mA）则单元上的电压尖峰将达到L*(dI/dt)=0.4V（电源反弹电压（power-supplybounce））解决方法：1.限制同时切换输出（SSO,simultaneouslyswitchingoutput）的数目；2.限制连到任何一个VDD