VHDL移相器课程设计完整代码

课程设计(综合实验)报告(2013--2014年度第1学期)名称：EDA课程设计题目：数字频率计及移相器设计院系：电信系班级：电子1102学号：201103020210学生姓名：刘薇指导教师：胡正伟设计周数：2成绩：日期：2013年12月2一、课程设计的目的与要求设计一个数字频率计，能够实现测量频率为60KHz~150KHz之间的信号。并能实现该输入信号进行15°~180°移相。移相步进为15°二、设计正文1、频率计设计思路频率计测量未知信号频率大小采用用低频率信号检测高频率信号（低频率信号的频率为已知，高频率信号为所测值）的思想。采用0.5KHZ的已知频率信号clk作为测量信号，则clk的周期为2ms，高、低电平持续时间分别为1ms，频率即为为单位时间内的脉冲个数，通过统计在clk低电平期间待测量信号clk-in的上升脉冲沿个数，即可得到待测信号clk-in的频率大小，单位为KHZ。2、移相器设计思路移相器的设计基于移位寄存器的工作原理。在信号clk上升沿的驱动下，N位移位寄存器并行输出，设clk的周期为T，则N个端口的输出依次延时长度T。相比较输入信号din，第0个端口输出dout【0】延时T，第1个端口输出dout【1】延时2T,第2个端口输出dout【2】延时3T，依次类推。而对输入波移相其实就相当于在时间上的延时。设输入波形din的周期为To，信号一个完整周期是360度，对应时间为To，则15度对应时间为t=To/24。15度移相相当于时间上延时t，30度移相相当于时间上延时2t，依次类推。要想使移位寄存器成为15度步进移相器，只需选择合适的驱动信号clk，使得T=t，即选择驱动信号clk的频率是输入波形din频率的24倍，即可实现15度步进移相。三、课程设计总结在自主设计中，要学会将书本上的知识学以致用。对于本题目提出的设计方法，有许多不够完善的地方，如实际中并没有各种频率的信号源来驱动移相器完成移相，因此该方法只适用于仿真。四、参考文献胡正伟谢志远《电子设计自动化技术基础教程》附录1、频率计设计代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfre_countisport(clk_in:instd_logic;clk:instd_logic;--0.5KHZsignalcount:outstd_logic_vector(7downto0));endentityfre_count;architecturertloffre_countissignaltemp:std_logic_vector(7downto0);beginprocess(clk)isbeginifclk'eventandclk='1'thencount<=temp;endif;endprocess;process(clk_in)isbeginifclk='0'thenifclk_in'eventandclk_in='1'then temp<=temp+'1'; endif; elsetemp<="00000000";endif;endprocess;endarchitecturertl;2、移相器设计代码libraryieee;useieee.std_logic_1164.all;entitytestisgeneric(n:integer:=12);port(rst_n:instd_logic;clk:instd_logic;din:instd_logic;dout:outstd_logic_vector(n-1downto0));endentitytest;architecturertloftestissignaltemp:std_logic_vector(n-1downto0);beginprocess(rst_n,clk)isbeginifrst_n='0'thentemp<=(others=>'0');--elsifclk'eventandclk='1'thentemp(0)<=din;foriin0ton-2looptemp(i+1)<=temp(i);