《电子技术项目化教程》 课件 项目7-9 密码电子锁的设计与测试、数字电子钟的设计与测试、锯齿波电路的设计与测试

项目七

密码电子锁的设计与测试学习目标：知识目标：了解RS触发器、JK触发器、D触发器的工作特性；仿真测试RS触发器、JK触发器、D触发器逻辑功能；了解不同触发器之间的互相转换；了解密码电子锁的设计原理；掌握密码电子锁的仿真测试。技能目标：能用仿真软件对RS触发器、JK触发器、D触发器逻辑功能进行仿真测试；能够完成密码电子锁的设计与制作。2项目背景：伴随着生活水平的提高，人们财产的积累，大家更加重视家庭防盗。显然传统的机械锁因为便携性差、使用不便捷等原因，已经不能满足人们对于家庭安全的需求。由此密码电子锁因其方便灵活、保密性高、易于操作进入大家的视线，受到人们的喜爱。电子密码锁通过数字逻辑电路，一般是提前设置编码对电路进行控制。当编码正确促进触发器触发，若输入错误的编码则触发器不能触发，由此实现门的开启与封锁控制，此外也可添加附加电路，实现锁定功能或者门铃功能，以提高门的安全系数。3项目背景：密码电子锁项目的完成涉及到电路设计、逻辑图设计、仿真测试、实物制作与测试四方面知识的学习，具体组成框图如7-1所示。4图7-1密码电子锁的组成框图任务1RS触发器逻辑功能测试任务分析：在各类复杂数字电路中，除了需要对二值信号开展算术运算与逻辑运算，还需要将这些信号与运算结果进行保存。基于此，本章节主要介绍具有记忆功能基本逻辑单元-触发器，而其中RS触发器是很多触发器电路基础构成部分，因此本任务通过仿真测试RS触发器逻辑功能，学习RS触发器性能特点。5任务1RS触发器逻辑功能测试知识链接：通过之前的章节学习，可以知道各类门电路均可以有两种不同的输出状态（高电平、低电平），但其不能自行保存该输出状态不变，即它不具备记忆功能。而本章节介绍具有记忆功能的基本逻辑单元-触发器。触发器是指可以存储1位二值信号的基本单元电路。其具备两个基本特性：第一：其具有两个稳定状态，分别用来代表逻辑0和逻辑1；第二：触发信号作用下，依据不同的输入信号，触发器的两个稳定状态可相互转换，并且已完成转换的稳定状态可自行保持下去，这体现了触发器的记忆功能，因此触发器是具有记忆功能的逻辑单元，可应用于多方面。不同种类的触发器在触发方式、电路结构、逻辑功能上均有不同。根据触发器逻辑功能的不同，可分为SR触发器、JK触发器、D触发器等几类。6任务1RS触发器逻辑功能测试

7任务1RS触发器逻辑功能测试

8任务1RS触发器逻辑功能测试一、基本RS触发器：9

RSQ00状态不定01010111状态不变任务1RS触发器逻辑功能测试二、同步RS触发器10相比于基本RS触发器，同步RS触发器多出一个端子即时钟脉冲端，即CP输入端。在实际应用时，增加CP端，使得在时钟脉冲到达，才能根据输入信号改变触发器状态，无时钟信号触发时，即便输入改变，触发器的输出状态也不会改变，由此衍生出同步RS触发器。同步RS触发器的电路结构如图7-5(a)所示，逻辑符号如图7-5(b)所示。任务1RS触发器逻辑功能测试二、同步RS触发器11

任务1RS触发器逻辑功能测试二、同步RS触发器12表7-2同步RS触发器特性表CPSRQnQn+10××000××111000010011101001011011001110111110×1111×任务1RS触发器逻辑功能测试二、同步RS触发器13

任务1RS触发器逻辑功能测试

任务实施二、仿真测试1、本次任务是针对由与非门构成的基本RS触发器的逻辑功能进行仿真测试。查找CD4011引脚图、参数等有关资料以作备用。在Multisim中按照图7-9接线，选择两个指示灯用于测试触发器的输出状态在表7-3功能表中，将触发器输出状态写入，并总结基本RS触发器特性的规律。14一、测试准备1.一台计算机2.Multisim仿真软件任务1RS触发器逻辑功能测试

任务实施图7-9基本RS触发器仿真测试图15任务1RS触发器逻辑功能测试

任务实施图7-9基本RS触发器仿真测试图16任务2JK触发器逻辑功能测试任务分析：因RS触发器自身性能问题即当S=R=1时，触发器输出次态不确定，在实际应用中，希望选用具备更完善电路结构的触发器，由此可选择JK触发器。本任务通过对JK触发器逻辑功能进行仿真测试，以学习JK触发器的特性。17任务2JK触发器逻辑功能测试

18（a）逻辑图(b)逻辑符号图7-10主从结构JK触发器任务2JK触发器逻辑功能测试一、主从JK触发器:假定主从JK触发器现态Qn为0，分析JK触发器特性如下：1）当CP=1时，如果J=0,K=1时主触发器置0，当CP由1跃变为0后，从触发器置0，即JK触发器输出端Qn+1=0;2）当CP=1时，如果J=1,K=0时主触发器置1，当CP由1跃变为0后，从触发器置1，即JK触发器输出端Qn+1=1；3）J=K=0时，JK触发器保持原态不变，即Qn+1为04）当CP=1时，如果J=K=1时，主触发器置1，当CP由1跃变为0后，从触发器随着置1，即JK触发器输出端Qn+1=1；当主从结构JK触发器的现态Qn为1时，根据上述分析方式可知，当J=0,K=1时，触发器输出为0；当J=1,K=0时，触发器输出为1；当J=K=0时，触发器输出为1；当J=K=1时，触发器输出为0。19任务2JK触发器逻辑功能测试一、主从JK触发器:20综上分析，列出主从结构JK触发器特性表如表7-4所示。表7-4主从结构JK触发器特性表JKQnQn+100000011010001101001101111011110任务2JK触发器逻辑功能测试一、主从JK触发器:21根据特性表，列出主从JK触发器的状态转换图如图7-11所示。图7-11主从结构JK触发器的状态转换图任务2JK触发器逻辑功能测试二、边沿JK触发器22为提升触发器可靠性，增强其抗干扰能力，常希望触发器的状态变化取决于CP信号边沿（下降沿或者上升沿）到达时刻输入的状态，而与其他时刻输入的变化无关，边沿触发器可用于解决此问题。边沿触发器可有效的将触发器的状态变化控制于时钟脉冲信号到达那一刻，其分为CP上升沿触发和CP下降沿触发两类触发器，边沿触发器没有空翻现象。所谓“空翻”是指在同一个时钟脉冲信号持续区间内，触发器出现在“0”态和“1”态多次翻转的现象。图7-12下降沿触发的JK触发器逻辑符号图示任务2JK触发器逻辑功能测试

任务实施二、仿真测试本次任务是针对JK触发器的逻辑功能进行仿真测试，仿真中选用负沿触发的74LS76D进行逻辑功能测试。1）查找74LS76D的引脚图示和工作原理等有关资料以作备用。2）在Multisim中按照图7-14接线，选择指示灯接到输出端，选择4通道示波器观察时钟脉冲输入端信号及输出信号波形，根据波形显示及指示灯状态总结触发器逻辑功能3）在表7-5功能表中，将触发器输出状态写入，并总结JK触发器逻辑功能。23一、测试准备1.一台计算机2.Multisim仿真软件任务2JK触发器逻辑功能测试

任务实施图7-14JK触发器仿真测试图24

任务3D触发器逻辑功能测试

任务分析实际应用中，为适应单端信号输入的情况，将同步RS触发器的两个输入端之间接入一个非门，并将此单个输入端定义为D，则构成了D触发器。本任务通过仿真测试D触发器逻辑功能，了解其电路结构，掌握D触发器的性能。25

任务3D触发器逻辑功能测试

知识链接D触发器的学习分两部分，分别是电平触发的D触发器与边沿D触发器，两者逻辑功能一样。如图7-16所示。26（a）电路结构

（b）逻辑符号图7-16D触发器逻辑图和逻辑符号任务3D触发器逻辑功能测试一、同步D触发器:当时钟脉冲输入端由0跃变为1时，其次态改编为D的状态相同；当时钟脉冲输入端由1跃变到0时，触发器保持原态不变。其特性表如表7-6所示。表7-6同步D触发器特性表27DQnQn+1000010101111任务3D触发器逻辑功能测试一、同步D触发器:28

图7-17D触发器状态转换图任务3D触发器逻辑功能测试二、边沿D触发器:29边沿D触发器逻辑符号如图7-18所示，信号输入端定义为D，图中“”表示该触发器是在CP的上升沿触发，则触发器次态变化取决于CP信号上升沿到达前一瞬输入信号的状态，即只有当CP到达时，电路接收来自输入端D的信号进而改变状态。边沿D触发器在一个时钟脉冲作用区间内，仅有一个上升沿，克服空翻现象，使得电路按照时钟节拍工作。另外其逻辑功能、特性表、特性方程也与上述相同。图7-18边沿D触发器逻辑符号任务3D触发器逻辑功能测试

任务实施二、仿真测试本次任务是针对集成边沿D触发器的逻辑功能进行仿真测试，仿真中选用上升沿有效的74LS74D进行逻辑功能测试。1）查找74LS74D的引脚图示和工作原理等有关资料以作备用。2）在Multisim中按照图7-20接线，选择指示灯测试触发器的输出状态3）在表7-7功能表中，将触发器输出状态写入，并总结D触发器逻辑功能，验证其特征方程。30一、测试准备1.一台计算机2.Multisim仿真软件任务3D触发器逻辑功能测试

任务实施图7-20D触发器仿真测试31

知识扩展之T触发器

图7-21T触发器逻辑符号32将JK触发器的两个输入端连接在一起，并将此输入端定义为T，即J=K=T,则根据JK触发器的特性可知，当T=0时，CP到达后，触发器状态保持不变，当T=1时，每到达一个CP信号，则触发器状态翻转一次，具备以上特性的触发器称T触发器。T触发器的逻辑符号如图7-21所示。

知识扩展之T触发器33

T000011101110

知识扩展之触发器间转化

34将JK、SR、D、T触发器的电路结构、特性表进行对比，在实际应用中，可通过电路连接或添加门电路的方式，将某种触发器转换为具备另一种逻辑功能的触发器。例如：在需要T触发器时，可以将JK触发器的两个输入端J和K连接在一起作为T输入端即可；当需要SR触发器时，只需要将JK触发器的两个输入端当作S和R输入端使用，即可实现RS触发器逻辑功能；在需要D触发器时，只需要在J和K输入端之间加入非门即可实现D触发器逻辑功能。此外，也可将D触发器转换为JK触发器、T触发器等。实训7密码电子锁设计

7.1设计目标7.2设计要求（1）选用合适的触发器（2）所设计电路能满足设计要求（3）熟悉仿真软件Multisim的使用方式（4）绘制密码电子锁电路图（5）实现密码电子仿真测试35（1）掌握触发器的实际应用（2）了解密码电子锁设计流程（3）掌握密码电子锁电路设计（4）用Multisim仿真软件对密码电子锁进行仿真调试实训7密码电子锁设计

7.3设计步骤36（1）选用4个上升沿触发的D触发器74LS74，用指示灯的状态代表开锁状态（2）设计简易密码电子锁电路如图7-23所示，图示为4位数字密码电子锁电路。仿真时，当依次输入1367时，红灯亮，表示开锁(如图7-23（a）)；当未按照顺序输入1367或者错输入了别的数字时，红灯不亮（绿灯亮），表示开锁失败。当开锁成功后，输入10，开锁复位，红灯不亮（如图7-23（b））。实训7密码电子锁设计

7.3设计步骤37（a）顺序输入密码1367实训7密码电子锁设计

7.3设计步骤38（b）复位状态图7-234位数字密码输入参考电路项目八

数字电子钟的设计与测试学习目标：知识目标：Ø

了解计数器的分类。Ø

了解集成计数器74LS161。Ø

掌握使用集成计数器构造计数器的方法。Ø

掌握中规模集成计数器的使用及功能测试。Ø

掌握寄存器的逻辑功能。Ø

掌握寄存器逻辑功能的测试方法。技能目标：Ø

能使用集成计数器构建计数器，并对计数器进行功能测试。Ø

能对寄存器进行功能测试。40项目背景：在我们的生活中随处可见数字电子时钟，而这些时钟大部分采用了电子电路构成的计数器。相对于机械时钟来说，数字电子时钟能更准确地计时，并更直观地显示时、分、秒。数字电子时钟的基本功能：精准计时，以数字形式显示时、分、秒以及校正时间。其中，时的计数采用二十四进制数，分和秒采用六十进制数。电子时钟除了具有显示基本时间的功能，还具有整点报时、闹铃、调整等功能。要想实现数字电子时钟的基本功能，时钟电路应由振荡电路、计数电路、译码和显示电路以及校时电路四大部分组成。(1)振荡电路：是数字电子时钟的核心，振荡电路的稳定度和频率的精度决定了数字电子时钟的精准度，振荡电路的频率越高，计时精准度越高；反之，精准度越低。(2)计数电路：采用二十四进制计数电路和六十进制计数电路。(3)译码和显示电路：译码器将输入的二进制数转换成相应的输出信号；显示电路用来显示计时电路输出的结果。(4)校时电路：使计数器可以正常计数。41任务分析：在数字电子系统中，能够记忆输入脉冲个数的电路称为计数器。计数器常应用于分频、定时、产生节拍脉冲和脉冲序列、数字运算、程序和指令计数器等场所。本任务通过对计数器逻辑功能的测试，介绍计数器的基本知识。42任务8.1计数器逻辑功能测试知识链接：8.1.1计数器的分类计数器是数字电路中最常见的基本逻辑器件。根据条件的不同，我们可以对其做以下分类。1．根据进制类型不同，可以划分为三类1)二进制计数器当输入计时信号到来时，采用二进制数的规律进行计数的电路，称为二进制计数器。2)十进制计数器当输入计时信号到来时，采用十进制数的规律进行计数的电路，称为十进制计数器。3)N进制计数器除上述的二进制和十进制计时器外，其他进制的计数器统称为N进制计时器。比如，当N=16时，称为十六进制计数器。43任务8.1计数器逻辑功能测试知识链接：2．按照计数的功能，可以划分为三类1)加法计数器当输入计时信号到来时，采用递增的规律进行计数的电路，称为加法计数器。2)减法计数器当输入计时信号到来时，采用递减的规律进行计数的电路，称为减法计数器。3)可逆计数器在加、减信号的控制下，既可以采用递增计数，也可以采用递减计数的电路，称为可逆计数器。44任务8.1计数器逻辑功能测试知识链接：3．按照计数的进制方式，可以划分为两类1)同步计数器当输入计时信号到来时，要更新状态的触发器都是同时翻转的计数器，称为同步计数器。从电路结构上看，计数器中各个时钟触发器的时钟信号都是输入计数脉冲。2)异步计数器当输入计时信号到来时，要更新状态的触发器有的先翻转，有的后翻转，是异步进行的，该计数器称为异步计数器。从电路结构上看，计数器中各触发器的时钟信号不完全相同，有的触发器其时钟信号是输入计数脉冲，有的触发器其时钟信号是相邻触发器的输出。此外，计数器按使用的开关元件分，还可分为TTL计数器和CMOS计数器两大类。45任务8.1计数器逻辑功能测试知识链接：8.1.2二进制计数器1．异步加法计数器异步计数器的计数脉冲不是同时加到各触发器上的。最低位触发器由计数脉冲触发翻转，其他触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各触发器状态变换的时间先后不一，只有在前级触发器翻转后，后级触发器才能翻转。加法计数器：从表8-1中可看出，最低位触发器每来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号，这个进位信号应使相邻的高位触发器翻转。图8-1所示的是采用4个JK触发器构成的4位二进制异步加法计数器电路。将4个JK触发器的置0端相连后作为CR清零脉冲的输入端，CP是计数脉冲输入，Q为触发器输出端，低位触发器的输出端Q与高一位触发器的计数脉冲输入CP相连。46任务8.1计数器逻辑功能测试知识链接：8.1.2二进制计数器47任务8.1计数器逻辑功能测试图8-1JK触发器组成的4位异步二进制加法计数器电路表8-1异步加法计数器状态表知识链接：在计数之前，一般需要在CR上加低电平信号，使得所有的触发器都清零，即Q0=0，Q1=0，Q2=0，Q3=0；当触发器的J=1，K=1时，JK触发器为计数状态，每有一个CP脉冲的有效触发，触发器输出就会发生一次翻转。当第一计数脉冲CP到来之后，在CP脉冲从高位1变成低位0的下降沿，触发器FF0触发，其输出Q0从原来的低位0变成高位1；在第一个CP脉冲触发之前，由于Q0=0，Q0作为下一个JK触发器FF1的CP，由于Q0从低位0变成高位1，对下一个FF1构成无效触发，所以FF1保持原输出状态，即Q1=0。同样，当第一个CP脉冲作用时，Q2

=

0。所以，在第一个CP脉冲作用后，计数器的输出状态为Q3=0，Q2=0，Q1=0，Q0=1。第二个计数脉冲CP到来后，CP脉冲下降沿对触发器FF0再次有效触发，其输出Q0由原来的高位1变成低位0，并对FF1进行触发，所以FF1翻转一次，其输出Q1从低位0变成高位1。由于Q1从低位0变成高位1，对FF2构成无效触发，所以FF2保持原输出状态。可见，在第二个CP脉冲作用之后，计数器的输出状态为Q3=0，Q2=0，Q1=1，Q0=0。以此类推，在CP脉冲的不断触发下，整个电路中的触发器做出相应的翻转变化，完成二进制加法计数。图8-2所示是4位二进制加法计数器的工作波形图，从该工作波形图中可清楚地看出上述关系。48任务8.1计数器逻辑功能测试知识链接：异步二进制加法计数器线路连接简单，计数脉冲只对第一个触发器有效，各触发器之间的触发时间是有先后顺序的，首先是第一个，然后是第二个，依次递增，但是当触发器级联数目过多时，总体的工作速度较慢。49任务8.1计数器逻辑功能测试图8-24位二进制加法计数器的工作波形图知识链接：2．同步加法计数器为改进异步二进制加法计数器存在的问题，我们设计一种同步加法计数器，由外部计数脉冲CP同时作用于所有的触发器，各触发器状态的变换与计数脉冲CP同步，但各触发器的翻转情况必须符合加法计数器或减法计数器的变化规律。小知识(1)加法计数运算规则：逢二进一。(2)最低位是两个最低数位的相加，无须考虑进位。(3)其余各位都是三个数的相加，包括加数、被加数和低位来的进位。(4)任何位相加都产生两个结果：本位和、向高位的进位。50任务8.1计数器逻辑功能测试知识链接：主从JK触发器组成的4位同步二进制加法计数器电路如图8-3所示。从图中可以看出，同步加法计数器具有以下连接特点：(1)所有触发器均连接到外部的计数脉冲上。(2)FF0的J和K都是高位1。(3)FF1的J和K都连接Q0。(4)FF2的J和K都连接Q0和Q1相与的输出。(5)FF3的J和K都连接Q0、Q1和Q2相与的输出。51任务8.1计数器逻辑功能测试知识链接：从表8-2中可看出，最低位触发器FF0每来一个脉冲就翻转一次；对于触发器FF1，当Q0=1时，再来一个脉冲则翻转一次；对于触发器FF2，当Q0=Q1=1时，再来一个脉冲则翻转一次；对于触发器FF3，当Q2=Q1=Q0=1时，再来一个脉冲则翻转一次。

表8-2同步加法计数器状态表52任务8.1计数器逻辑功能测试知识链接：计数脉冲同时加到各位触发器上，当每个脉冲到来后，触发器状态是否改变要看J、K的状态。由于同步二进制计数的工作过程较为繁杂，这里就不再介绍。在实际的应用中，由于生产厂家已经生产出完整的集成电路，用户只需要熟悉元件的外部引脚、各引脚的逻辑功能以及它们之间的时序关系即可。3．异步二进制减法计数器

JK触发器组成的4位异步二进制减法计数器电路如图8-4所示。53任务8.1计数器逻辑功能测试知识链接：在计数之前，一般需要在CR上加低电平信号，使得所有的触发器都清零，即Q0=0，Q1=0，Q2=0，Q3=0；当触发器的J=1，K=1时，JK触发器为计数状态，在输入第一个CP减法计数脉冲时，FF0的输出由0翻转到1，输出一个下降沿脉冲，使FF1的输出由0翻转到1。FF1输出下降沿脉冲，使FF2的输出也由0翻转到1。同理FF3的输出也依次由0翻转到1，使计数器状态变化为Q0=1，Q1=1，Q2=1，Q3=1。第二个CP减法计数脉冲使计数器状态变化为Q0=0，Q1=1，Q2=1，Q3=1。以此类推，在CP脉冲的不断触发下，整个电路中的触发器做出相应的翻转变化，完成二进制减法计数。图8-5所示是4位二进制减法计数器的工作波形图，从该工作波形图中可清楚地看出上述关系。54任务8.1计数器逻辑功能测试知识链接：小知识同步置数与异步置数的区别异步置数与时钟脉冲无关，只要异步置数端出现有效电平，置数输入端的数据立刻被置入计数器。因此，利用异步置数功能构成N进制计数器时，应在输入第N个CP脉冲时，通过控制电路产生置数信号，使计数器立即置数。同步置数与时钟脉冲有关，当同步置数端出现有效电平时，并不能立刻置数，只是为置数创造了条件，需再输入一个CP脉冲才能进行置数。因此，利用同步置数功能构成N进制计数器时，应在输入第(N-1)个CP脉冲时，通过控制电路产生置数信号，这样，在输入第N个CP脉冲时，计数器才置数。55任务8.1计数器逻辑功能测试图8-54位二进制减法计数器的工作波形图知识链接：4．同步可逆计数器

可逆计数器也称为双向计数器。可逆计数器是可以进行正向和反向计数的计数器。这种计数器就是把加法计数器和减法计数器的作用合在一起，在逻辑线路上，对计数器的进位和借位脉冲进行适当的控制。即用一个与或门对进位和借位脉冲加以控制，便构成了可逆计数器，JK触发器组成的4位同步可逆计数器电路如图8-6所示。56任务8.1计数器逻辑功能测试图8-6JK触发器组成的4位同步可逆计数器电路知识链接：57任务8.1计数器逻辑功能测试知识链接：8.1.3常用集成计数器目前，无论是TTL还是CMOS集成电路，都有品种较为齐全的中规模集成计数器。我们只需要借助于器件手册提供的功能表和工作波形图以及引脚排列图，就可以很方便地使用这些器件。1．集成同步二进制计数器1)74LS161集成同步二进制计数器芯片有许多品种，这里介绍常用的集成4位同步二进制加法计数器74LS161/，其工作原理与前面介绍的4位同步二进制计数器一样。74LS161的引脚排列图和逻辑功能示意图如图8-7所示。58任务8.1计数器逻辑功能测试知识链接：59任务8.1计数器逻辑功能测试图8-774LS161的引脚排列图和逻辑功能示意图知识链接：60任务8.1计数器逻辑功能测试知识链接：61任务8.1计数器逻辑功能测试知识链接：62任务8.1计数器逻辑功能测试知识链接：63任务8.1计数器逻辑功能测试知识链接：64任务8.1计数器逻辑功能测试知识链接：65任务8.1计数器逻辑功能测试知识链接：66任务8.1计数器逻辑功能测试知识链接：8.1.4计数器的级联一片74LS161可构成从二进制到十六进制之间任意进制的计数器。利用两片74LS161，就可构成从二进制到二百五十六进制之间任意进制的计数器。以此类推，可根据计数需要选取芯片的数量。单片中规模计数器的计数范围总是有限的，当计数范围超过单片计数器时，可用计数器的级联来实现。计数器级联的方法有以下两种。67任务8.1计数器逻辑功能测试知识链接：1．同步级联外加时钟，同时接到各片计数器的时钟输入，使各级计数器同步工作。前一级的进位信号输出RCO控制后一级的计数工作状态控制ET(只有前一级的进位有效时才允许后一级计数)。应该注意：ET、EP是有区别的，ET受控于RCO，EP与RCO没有关系。例如，两片74LS163级联可构成二百五十六进制计数器。2．异步级联前一级计数器的进位输出作为后一级计数器的时钟信号(只有前一级的进位输出形成后一级的有效时钟沿时，后一级才允许计数)，使各级计数器异步工作。例如，两片74LS90级联可构成一百进制计数器。68任务8.1计数器逻辑功能测试任务实施

：69任务8.1计数器逻辑功能测试任务实施

：实施内容及步骤1．中规模集成同步二进制计数器74LS161逻辑功能验证中规模集成芯片74LS161功能仿真测试电路如图8-9所示。70任务8.1计数器逻辑功能测试图8-974LS161功能仿真测试电路任务实施

：启动Multisim软件，进入主界面窗口，选择菜单栏中的保存命令后，会弹出“保存”窗口，选择合适的保存路径并输入所需的文件名“Ex_1”，然后单击保存按钮，完成新文件的创建，如图8-10所示。文件新建完成后，下一步应该将电路相关的元器件从器件库中调出来，执行菜单命令“Place”→“Component”即可打开“SelectaComponent”(选择元器件)对话框，如图

8-11所示。71任务8.1计数器逻辑功能测试图8-10新文件的创建任务实施

：72任务8.1计数器逻辑功能测试图8-12选择元器件(2)图8-11选择元器件(1)知识链接：此时元器件轮廓呈现为虚线，等待用户确定放置的位置。在此过程中，如果有必要对元器件进行旋转或镜像等操作，可以使用通用的【Ctrl+R】【Ctrl+X】【Ctrl+Y】等快捷键。将光标移动到工作台的合适位置上，再用鼠标左键单击一下即可放置此元器件，可以看到，此元器件的标识符是U1，如图8-13所示。73任务8.1计数器逻辑功能测试图8-13元器件放置知识链接：同理，选择“Indicators”组下“HEX_DISPLAY”系列中的“DCD_HEX_GREEN”选项，再单击“OK”按钮即可，如图8-14所示。74任务8.1计数器逻辑功能测试图8-14选择元器件(3)知识链接：继续放置其他元器件，如电源、接地、电阻、开关、时钟源。所有的元器件都有用来连接其他元器件或仪器的引脚，将光标放在元器件的引脚上，当光标变成十字准线之后单击一下鼠标，然后移动光标，将其连接到其他引脚上之后再单击一下鼠标，即可完成引脚的连接操作，如图8-15所示。75任务8.1计数器逻辑功能测试图8-15引脚的连接操作知识链接：76任务8.1计数器逻辑功能测试知识链接：1)同步清零法根据上述步骤，按照图8-16连接电路。启动仿真，可以看到计数器从0到6进行计数并通过数码管显示。逻辑分析仪设置：在“Clock”栏中，按下“Set”按钮，在“ClockSetup”对话框中，设定时钟刻度为1kHz；选定“Clock/Div”为10。打开电源开关，观察数码管显示数值的变化规律。关掉电源，仔细观察时序图。77任务8.1计数器逻辑功能测试图8-16同步清零法仿真测试图知识链接：78任务8.1计数器逻辑功能测试知识链接：3．利用两片74LS160构成一百进制计数器，测试电路功能根据上述步骤，按照图8-18连接电路。启动仿真，可以看到计数器从0到100进行计数并通过数码管显示。79任务8.1计数器逻辑功能测试图8-18两片74LS160构成一百进制计数器仿真测试图

任务分析把二进制数据或代码暂时存储起来的操作称为寄存，具有寄存功能的电路称为寄存器。寄存器是一种基本时序电路，在数字系统中几乎是无所不在的，任何现代数字系统都必须把需要处理的数据、代码先寄存起来，以便随时取用。本任务通过对寄存器逻辑功能的测试，介绍寄存器的相关知识，并介绍根据需求选择适合的寄存器。80任务8.2寄存器逻辑功能测试知识链接：8.2.1寄存器1．寄存器的主要特点从电路组成上看，寄存器是由具有存储功能的触发器组合起来构成的，可以使用基本触发器、同步触发器、主从触发器或边沿触发器，电路结构比较简单。从基本功能上看，寄存器的任务主要是暂时存储二进制数据或者代码，一般情况下，不对存储内容进行处理，逻辑功能比较单一。81任务8.2寄存器逻辑功能测试知识链接：2．寄存器的分类1)基本寄存器数据或代码只能并行输入寄存器中，需要时也只能并行输出。存储单元用基本触发器、同步触发器、主从触发器及边沿触发器均可。2)移位寄存器存储在寄存器中的数据或代码在移位脉冲的操作下，可以依次逐位右移或左移，而数据或代码既可以并行输入、输出，也可以串行输入、输出，还可以并行输入、串行输出或串行输入、并行输出，十分灵活，用途也很广。存储单元只能用主从触发器或者边沿触发器。82任务8.2寄存器逻辑功能测试知识链接：83任务8.2寄存器逻辑功能测试知识链接：84任务8.2寄存器逻辑功能测试图8-1974LS175逻辑电路图知识链接：85任务8.2寄存器逻辑功能测试知识链接：86任务8.2寄存器逻辑功能测试知识链接：8.2.3移位寄存器移位寄存器是一类应用很广的时序逻辑电路。移位寄存器不仅能寄存数码，而且还能根据要求，在移位时钟脉冲的作用下，将数码逐位左移或者右移。移位寄存器的移位分为单向移位和双向移位。单向移位寄存器有左移移位寄存器、右移移位寄存器之分；双向移位寄存器又称可逆移位寄存器，在门电路的控制下，既可左移数码又可右移数码。87任务8.2寄存器逻辑功能测试知识链接：1．单向移位寄存器

将若干个触发器串接即可构成单向移位寄存器。由4个D触发器组成的4位同步右移移位寄存器如图8-21所示。数码DI由FF0的输入端串行输入。设串行输入的数码DI=1001，单向移位寄存器具有下列功能。88任务8.2寄存器逻辑功能测试图8-214个D触发器组成的4位同步右移移位寄存器知识链接：89任务8.2寄存器逻辑功能测试知识链接：90任务8.2寄存器逻辑功能测试图8-224位双向移位寄存器74LS194的逻辑功能示意图知识链接：91任务8.2寄存器逻辑功能测试知识链接：92任务8.2寄存器逻辑功能测试知识链接：93任务8.2寄存器逻辑功能测试知识链接：94任务8.2寄存器逻辑功能测试任务实施

：任务目标(1)掌握寄存器的逻辑功能。(2)掌握寄存器逻辑功能的测试方法。设备要求(1)PC一台。(2)Multisim软件。95任务8.2寄存器逻辑功能测试任务实施

：实施步骤(1)连接仿真测试电路。寄存器74LS175逻辑功能仿真测试电路如图8-25所示。96任务8.2寄存器逻辑功能测试图8-2574LS175逻辑功能仿真测试电路任务实施

：(2)打开仿真开关，启动电路仿真，按动A、B、C、D、E、F按键，分别设置S1～S6的状态，观察指示灯X1～X4的亮灭。(3)按照表8-14验证74LS175的逻辑功能(表中输入、输出信号请对照图8-19确定)。97任务8.2寄存器逻辑功能测试任务实施

：实训8.1设计指标(1)熟悉集成计数器的功能及测试方法。(2)掌握用集成计数器构成任意进制计数器的方法。(3)了解并掌握数字电子时钟的设计方法。实训8.2设计任务和要求设计一款简易数字电子时钟，实现以下功能：(1)可以进行计时，通过数码管显示时、分、秒。(2)时采用二十四进制计数器，分和秒采用六十进制计数器。(3)完成数字电子时钟电路的仿真调试。(4)撰写使用说明书。98实训8

数字电子时钟的设计与测试任务实施

：实训8.3元器件选择(1)若干共阳极数码管。(2)集成计数器74LS90。(3)若干开关。(4)若干容阻器件。99实训8

数字电子时钟的设计与测试任务实施

：实训8.4设计方案根据设计要求设计一个简易数字电子时钟的结构框图。其工作原理是：振荡器产生标准的脉冲信号作为时钟的振源。秒计数器满60向分计数器个位进位，分计时器满60向时计数器个位进位，时计数器按照“24翻转1”的规律计数。将计数器的输出经译码器送入显示器。当计时出现误差时，校正时、分、秒。(1)时钟电路可以用555多谐振荡器、石英晶体振荡器等，其中555多谐振荡器调整方便，而石英晶体振荡器准确度高。振荡器主要用来产生频率稳定的时间标准信号，以用于保证数字电子时钟的精准度。(2)为得到秒信号，需要设计秒脉冲发生电路，对振荡器的输出信号进行分频，以得到1Hz的秒信号。(3)计数器电路设计。①二十四进制计数器。“时”的计数器为二十四进制计数器，选用74LS90来实现，参考电路如图8-26所示。100实训8

数字电子时钟的设计与测试任务实施

：②六十进制计数器。“秒”和“分”的计数器均是六十进制计数器，选用两片74LS90，参考电路如图8-27所示。(4)显示电路选用数码管来显示输出数值。(5)设计各个部分子电路并进行组合，即可得到数字电子时钟的整体电路。101实训8

数字电子时钟的设计与测试任务实施

：102实训8

数字电子时钟的设计与测试图8-26二十四进制计数器仿真测试图图8-27六十进制计数器仿真测试图P209103项目八思考与练习8项目九

锯齿波电路的设计与测试学习目标：知识目标：掌握555定时器的电路结构、特点和工作原理。掌握555定时器的典型应用。掌握用555定时器制作锯齿波发生器的原理。技能目标：能够熟悉脉冲产生与整形电路的组成、工作原理及测试调整方法。能完成锯齿波电路的设计、组装和调试。105项目背景：在电子工程、通信工程、自动控制等领域，有很多场合需要锯齿波、正弦波、矩形波和三角波等作为基本测量信号，标准锯齿波的波形先呈直线上升，随后陡落，之后再上升，再陡落，如此反复，是一种非正弦波。由于波形类似锯齿，即具有一条直的斜线和一条垂直于横轴的直线的重复结构，故被命名为锯齿波。106任务555电路逻辑功能测试任务分析：555电路由于内部含有3个5kΩ电阻而得名，开始时多作为定时器应用，故又称为555定时器或555时基电路。555定时器是一种将模拟电路与数字逻辑功能相结合的多用途中规模集成电路，具有定时精确、工作速度快、可靠性高等优点，被广泛应用于数字设备、工业控制、电子玩具、家用电器等领域。107任务555电路逻辑功能测试知识链接：1.555定时器的工作原理2．555定时器构成单稳态触发器3．555定时器构成施密特触发器4．555定时器构成多谐振荡器1081.555定时器的工作原理555定时器是一种模拟-数字混合集成电路，可以构成波形产生电路，整形电路，定时、延时电路。集成定时器的产品可以分为双极型和CMOS型；根据集成电路内部定时器的个数，其可以分为单定时器和双定时器。双极型单定时器型号的最后3位数字为555；双极型双定时器型号的最后3位数字为556；CMOS型单定时器型号的最后4位数字为7555；CMOS型双定时器的最后4位数字为7556。109不同类型的同型号芯片的逻辑功能和引脚排列完全一样，便于互换。1.555定时器的工作原理555定时器的内部电路和引脚排列图如图9-1所示，它由4部分组成：(1)3个5kΩ电阻组成的电阻分压器；(2)2个电压比较器C1、C2；(3)1个由G1和G2与非门构成基本RS触发器；(4)放电三极管VTD和输出缓存器G3。1101.555定时器的工作原理1)电阻分压器它是由3个5kΩ电阻串联组成的分压电路。当电压控制端CO(引脚5)不外接控制电压时，电压比较器C1的同相输入端提供

VCC的基准电压，电压比较器C2的反向端提供

VCC的基准电压，为了防止高频干扰，一般情况在CO端与地之间连接一个电容。当电压控制端CO(引脚5)外接控制电压时，电压比较器C1的同相输入端输入VCC，电压比较器C2的反向输入端输入

VCC。2)电压比较器电压比较器由运算放大电路组成，当同相输入端电压大于反向输入端电压时，电压比较器输出高电平1；当同相输入端电压小于反向输入端电压时，电压比较器输出低电平0。1111.555定时器的工作原理3)基本RS触发器它由G1和G2两个与非门组成，输入信号为电压比较器的输出电压UC1和UC2，逻辑功能如表9-1所示。112UC1UC2QnQn+1说明000×触发器状态不定001×0100触发器置001101001触发器置110111100触发器保持不变11111.555定时器的工作原理4)放电三极管VTD和输出缓存器G3三极管VTD作为开关管使用，受基本RS触发器的输出

控制，当

为高电平时，三极管VTD导通，可以外接电容进行放电；当

为低电平时，三极管VTD截止，可以外接电容通过三极管VTD进行充电。G3作为输出缓冲器，目的是提高定时器的带负载能力和隔离外接负载对定时器工作的影响。1131.555定时器的工作原理555定时器的功能114输

入输

出THOUTVTD状态××00导通VCCVCC10导通VCCVCC11截止VCCVCC1不变不变2．555定时器构成单稳态触发器利用555定时器及外接电阻R和电容C构成的单稳态触发器如图9-2所示。单稳触发器有两种不同工作状态：稳定状态(简称稳态)和暂时稳定状态(简称暂稳态)，在外界触发信号作用下，其可以从稳态翻转为暂稳态，维持一段时间之后，再自动返回稳态。115图9-2555定时器构成的单稳态触发器3．555定时器构成施密特触发器将555定时器的

和TH连接在一起作为外部触发信号Ui的输入端，即可构成施密特触发器，如图9-4所示。116图9-4555定时器构成的施密特触发器根据555定时器的功能表，将三角波作为输入触发信号，可以得到输出波形如图

9-5所示4．555定时器构成多谐振荡器利用555定时器及外接电阻R和电容C构成的多谐振荡器如图9-6所示。多谐振荡器没有稳态，只有两个暂稳状态，不需要外加触发信号，利用电容的不断充、放电，就可以实现两个暂稳态之间的相互转换，从而产生自激振荡，输出周期性的矩形波。117图9-6555定时器构成多谐振荡器4．555定时器构成多谐振荡器根据555定时